JPS63164530A - フレキシブルカウンタ - Google Patents
フレキシブルカウンタInfo
- Publication number
- JPS63164530A JPS63164530A JP31086386A JP31086386A JPS63164530A JP S63164530 A JPS63164530 A JP S63164530A JP 31086386 A JP31086386 A JP 31086386A JP 31086386 A JP31086386 A JP 31086386A JP S63164530 A JPS63164530 A JP S63164530A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- counter
- outputs
- input
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000630 rising effect Effects 0.000 claims description 8
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 abstract 2
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 5
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 101150065817 ROM2 gene Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、カウンタ回路に関し、特にメモリを使用した
フレキシブルカウンタに関スル。
フレキシブルカウンタに関スル。
従来、この種のカウンタは、入力されたクロックをカウ
ントアツプして、成る一定周期に固定されたキャリー信
号を出力していた。
ントアツプして、成る一定周期に固定されたキャリー信
号を出力していた。
上述した従来のカウンタは、出力されるキャリー信号が
、固定されたある一定周期でしか出力されないため、キ
ャリー信号の周期を変更しようとするとハードウェアを
変更しなければならないという欠点がある。
、固定されたある一定周期でしか出力されないため、キ
ャリー信号の周期を変更しようとするとハードウェアを
変更しなければならないという欠点がある。
本発明のフレキシブルカウンタ回路は、ｎビット（ｎは
自然数）のアドレス信号を入力し、そのアドレスに応じ
たｌピット（ｌは自然数）のデータを出力する第１のメ
モリ回路と、該第１のメモリ回路から出力されるｌピッ
トのデータを入力し、第１の制御信号の立下がカタイミ
ングで保持し、反転して出力するラッチ回路と、該ラッ
チ回路からのｌピットの出力信号をデータ入力に、第２
の制御信号をロード入力に、クロック信号をクロック入
力にそれぞれ接続して、前記ラッチ回路からのｌビット
の出力信号をロードしたり、前記クロック信号の立上が
多タイミングでカウントアツプ動作をして、第１のキャ
リー信号を出力する第１のカウンタと、前記ｎビットの
アドレス信号を入力し、そのアドレスに応じたｍビット
（ｍは自然数）のデータを出力する第２のメモリ回路と
、該第２のメモリ回路からのｍビットのデータを入力し
、それぞれ反転して出力するｍ個のインバータと、該イ
ンバータからのｍビットの出力信号をデータ入力に、前
記第１の制御信号をロード入力に、前記クロック信号を
クロック入力に、前記第１のカウンタから出力される前
記キャリー信号をカウントイネーブル入力にそれぞれ接
続し、前記インバータからのｍビットの出力信号をロー
ドしたり、前記第１のキャリー信号がハイレベルのとき
に、前記クロック信号の立上がルタイミングでカウント
アツプして、第２のキャリー信号を出力する第２のカウ
ンタと、該第２のカウンタから出力される前記第２のキ
ャリー信号とリセット信号とを入力し、両者の論理和を
とって前記第１の制御信号を出力する第１の２入力ＯＲ
回路と、前記第１のカウンタから出力される前記第１の
キャリー信号と前記リセット信号を入力し、両者の論理
和をとって前記第２の制御信号を出力する前記第２の２
入力ＯＲ回路と、前記第１の２入力ＯＲ回路からの出力
信号を入力し、反転して出力するインバータと、該イン
バータからの出力信号をクロック入力に、前記リセット
信号をリセット入力に接続し、前記リセット信号でカウ
ント数をオール０にリセットしたり、前記インバータか
らの出力信号の立上が勺タイミングでカウントアツプし
て、そのカウント数を前記ｍビットのアドレス信号とし
て出力する第３のカウンタとを含むことを特徴とする。
自然数）のアドレス信号を入力し、そのアドレスに応じ
たｌピット（ｌは自然数）のデータを出力する第１のメ
モリ回路と、該第１のメモリ回路から出力されるｌピッ
トのデータを入力し、第１の制御信号の立下がカタイミ
ングで保持し、反転して出力するラッチ回路と、該ラッ
チ回路からのｌピットの出力信号をデータ入力に、第２
の制御信号をロード入力に、クロック信号をクロック入
力にそれぞれ接続して、前記ラッチ回路からのｌビット
の出力信号をロードしたり、前記クロック信号の立上が
多タイミングでカウントアツプ動作をして、第１のキャ
リー信号を出力する第１のカウンタと、前記ｎビットの
アドレス信号を入力し、そのアドレスに応じたｍビット
（ｍは自然数）のデータを出力する第２のメモリ回路と
、該第２のメモリ回路からのｍビットのデータを入力し
、それぞれ反転して出力するｍ個のインバータと、該イ
ンバータからのｍビットの出力信号をデータ入力に、前
記第１の制御信号をロード入力に、前記クロック信号を
クロック入力に、前記第１のカウンタから出力される前
記キャリー信号をカウントイネーブル入力にそれぞれ接
続し、前記インバータからのｍビットの出力信号をロー
ドしたり、前記第１のキャリー信号がハイレベルのとき
に、前記クロック信号の立上がルタイミングでカウント
アツプして、第２のキャリー信号を出力する第２のカウ
ンタと、該第２のカウンタから出力される前記第２のキ
ャリー信号とリセット信号とを入力し、両者の論理和を
とって前記第１の制御信号を出力する第１の２入力ＯＲ
回路と、前記第１のカウンタから出力される前記第１の
キャリー信号と前記リセット信号を入力し、両者の論理
和をとって前記第２の制御信号を出力する前記第２の２
入力ＯＲ回路と、前記第１の２入力ＯＲ回路からの出力
信号を入力し、反転して出力するインバータと、該イン
バータからの出力信号をクロック入力に、前記リセット
信号をリセット入力に接続し、前記リセット信号でカウ
ント数をオール０にリセットしたり、前記インバータか
らの出力信号の立上が勺タイミングでカウントアツプし
て、そのカウント数を前記ｍビットのアドレス信号とし
て出力する第３のカウンタとを含むことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は、本発明の第１の実施例のブロック図である。
ＲＯＭＩは第１のカウンタ３がキャリー信号２４を出力
するまでのカウントアツプ数を指示するために、データ
長ｌビットのデータを２ｎ個格納しているＲＯＭである
。又、几ＯＭ６は、第１のカウンタ３から出力されるキ
ャリー信号２４を何回同じ周期で発生させるかを指示す
るための、データ長ｍビットのデータを２ｎ個格納して
いるＲＯＭである。ラッチ回路２は、信号２９の立下が
多タイミングでＲＯＭＩのデータ２２を保持すると共に
反転して出力する。第１のカウンタ３は、信号２５がハ
イレベルのときに信号２３をクロック信号２０の立上シ
タイミングでロードし、信号２５が′Ｌ”レベルになる
とカウントアツプを始め、所定の数を数えるとキャリー
信号２４を出力する。
するまでのカウントアツプ数を指示するために、データ
長ｌビットのデータを２ｎ個格納しているＲＯＭである
。又、几ＯＭ６は、第１のカウンタ３から出力されるキ
ャリー信号２４を何回同じ周期で発生させるかを指示す
るための、データ長ｍビットのデータを２ｎ個格納して
いるＲＯＭである。ラッチ回路２は、信号２９の立下が
多タイミングでＲＯＭＩのデータ２２を保持すると共に
反転して出力する。第１のカウンタ３は、信号２５がハ
イレベルのときに信号２３をクロック信号２０の立上シ
タイミングでロードし、信号２５が′Ｌ”レベルになる
とカウントアツプを始め、所定の数を数えるとキャリー
信号２４を出力する。
インバータ７ １ 、− 、７−ｍは、ＲＯＭ６の出力
信号２６を反転して出力する。第２のカウンタ８は、信
号２９が′Ｈ”レベルのときに信号２７をクロック信号
２０の立上夛タイミングでロードし、信号２９が０Ｌ＃
レベルのときには、キャリー信号２４をイネイブル信号
として入力しどＨ″レベルなったならば、クロック信号
２ｏの立上シタイミングでカウントアツプする。インバ
ータ９は信号２９を反転して出力する。
信号２６を反転して出力する。第２のカウンタ８は、信
号２９が′Ｈ”レベルのときに信号２７をクロック信号
２０の立上夛タイミングでロードし、信号２９が０Ｌ＃
レベルのときには、キャリー信号２４をイネイブル信号
として入力しどＨ″レベルなったならば、クロック信号
２ｏの立上シタイミングでカウントアツプする。インバ
ータ９は信号２９を反転して出力する。
第３のカウンタ１０は、ＲＯＭＩ 、ＲＯＭ２のアドレ
スを１つずつカウントアツプするためのカウンタであり
、キャリー信号２４が指定された周期で指定された回数
出力されると１回カウントアツプする。
スを１つずつカウントアツプするためのカウンタであり
、キャリー信号２４が指定された周期で指定された回数
出力されると１回カウントアツプする。
一例としてｌ＝３．ｍ＝３．ｎ＝２の場合に、ＲＯＭ１
のデータ及びＲＯＭ６のデータの設定を表１の様にした
ときのタイミングチャートを第２図に示す。
のデータ及びＲＯＭ６のデータの設定を表１の様にした
ときのタイミングチャートを第２図に示す。
表１
第３図は本発明の第２の実施例の回路図である。
ＲＡＭＩは、第１のカウンタ３がキャリー信号２４を出
力するまでのカウントアツプ数を指示するために、ｌビ
ット長のデータを２ｎ個格納しているＲＡＭである。書
き込み・読出し制御信号３２を入力してＲＡＭの動作モ
ードを変えるようになっている。ＲＡＭ６は、第１のカ
ウンタ３から出力されるキャリー２４を何回同じ周期で
発生させるかを指示するための、ｍビット長のデータを
２ｎ個格納しているＲＡＭである。書き込み・読出し制
御信号３３を入力してＲＡＭの動作モードを変えるよう
になっている。その他の構成要素は第１の実施例と同様
である。
力するまでのカウントアツプ数を指示するために、ｌビ
ット長のデータを２ｎ個格納しているＲＡＭである。書
き込み・読出し制御信号３２を入力してＲＡＭの動作モ
ードを変えるようになっている。ＲＡＭ６は、第１のカ
ウンタ３から出力されるキャリー２４を何回同じ周期で
発生させるかを指示するための、ｍビット長のデータを
２ｎ個格納しているＲＡＭである。書き込み・読出し制
御信号３３を入力してＲＡＭの動作モードを変えるよう
になっている。その他の構成要素は第１の実施例と同様
である。
この実施例ではＲＡＭをメモリとして使っているため、
簡単に「カウント数制御データ」と「繰返し数制御デー
タ」を書き替えることができるという利点がある。
簡単に「カウント数制御データ」と「繰返し数制御デー
タ」を書き替えることができるという利点がある。
以上説明したように本発明は、カウンタにＲＯＭ（或い
はＲＡＭ）を組合わせることによシ、カウント数を自由
に変えてゆくことを可能とする。このことによって、カ
ウンタのキャリー信号を使ってシーケンス制御回路等の
制御信号に使う場合に、その制御信号の間隔及び繰返し
数をＲＯＭ（或いはＲＡＭ）のデータを書き換えること
によってフレキシブルに変えることができるという効果
かある０
はＲＡＭ）を組合わせることによシ、カウント数を自由
に変えてゆくことを可能とする。このことによって、カ
ウンタのキャリー信号を使ってシーケンス制御回路等の
制御信号に使う場合に、その制御信号の間隔及び繰返し
数をＲＯＭ（或いはＲＡＭ）のデータを書き換えること
によってフレキシブルに変えることができるという効果
かある０
第１図は本発明の第１の実施例の回路図、第２図は第１
図の動作を示すタイムチャート図、第３図は本発明の第
２の実施例の回路図である。 １・・・「カウント数制御データ」を格納する第１のメ
モリ回路、２・・・ラッチ回路、３・・・第１のカウン
タ、４・・・第１の２入力ＯＲ回路、５・・・第２の２
入力ＯＲ回路、６・−・「繰返し数制御データ」を格納
する第２のメモリ回路、７−１〜？−ｍ・・・インバー
タ、８・・・第２のカウンタ、９・・・インバータ、１
０・・・第′３のカウンタ、２０・・・クロック信号、
２１・・・リセット信号、２２・・・第１のメモリ回路
からのｍビットの［カウント数制御データ」、２３・・
・ラッチ回路から出力されるｍビットの出力信号、２４
・・・第１のカウンタから出力されるキャリー信号、２
５・・・第１の２入力ＯＲ回路、２６・・・第２のメモ
リ回路から出力されるｍビットの「繰返し数制御データ
」、２７・・・ｍ個のインバータ群から出力さ−１ 〇
− れるｍビットの信号、２８・・・第２のカウンタから出
力されるキャリー信号、２９・・・第２の２入力ＯＲ回
路の出力信号、３０・・・インバータ９の出力信号、３
１・−・第３のカウンタの出力信号、３２・・・第１の
メモＩＪ−（ＲＡＭ）の書き込み・読出しを制御するＷ
Ｂ制御信号、３３・・・第２のメモ＋７− （ＲＡＭ）
の書き込み・読出しを制御するＷＲ制御信号。
図の動作を示すタイムチャート図、第３図は本発明の第
２の実施例の回路図である。 １・・・「カウント数制御データ」を格納する第１のメ
モリ回路、２・・・ラッチ回路、３・・・第１のカウン
タ、４・・・第１の２入力ＯＲ回路、５・・・第２の２
入力ＯＲ回路、６・−・「繰返し数制御データ」を格納
する第２のメモリ回路、７−１〜？−ｍ・・・インバー
タ、８・・・第２のカウンタ、９・・・インバータ、１
０・・・第′３のカウンタ、２０・・・クロック信号、
２１・・・リセット信号、２２・・・第１のメモリ回路
からのｍビットの［カウント数制御データ」、２３・・
・ラッチ回路から出力されるｍビットの出力信号、２４
・・・第１のカウンタから出力されるキャリー信号、２
５・・・第１の２入力ＯＲ回路、２６・・・第２のメモ
リ回路から出力されるｍビットの「繰返し数制御データ
」、２７・・・ｍ個のインバータ群から出力さ−１ 〇
− れるｍビットの信号、２８・・・第２のカウンタから出
力されるキャリー信号、２９・・・第２の２入力ＯＲ回
路の出力信号、３０・・・インバータ９の出力信号、３
１・−・第３のカウンタの出力信号、３２・・・第１の
メモＩＪ−（ＲＡＭ）の書き込み・読出しを制御するＷ
Ｂ制御信号、３３・・・第２のメモ＋７− （ＲＡＭ）
の書き込み・読出しを制御するＷＲ制御信号。
Claims (1)
- ｎビット（ｎは自然数）のアドレス信号を入力し、その
アドレスに応じたｌビット（ｌは自然数）のデータを出
力する第１のメモリ回路と、該第１のメモリ回路から出
力されるｌビットのデータを入力し、第１の制御信号の
立下がりタイミングで保持し、反転して出力するラッチ
回路と、該ラッチ回路からのｌビットの出力信号をデー
タ入力に、第２の制御信号をロード入力に、クロック信
号をクロック入力にそれぞれ接続して、前記ラッチ回路
からのｌビットの出力信号をロードしたり、前記クロッ
ク信号の立上がりタイミングでカウントアップ動作をし
て、第１のキャリー信号を出力する第１のカウンタと、
前記ｎビットのアドレス信号を入力し、そのアドレスに
応じたｍビット（ｍは自然数）のデータを出力する第２
のメモリ回路と、該第２のメモリ回路からのｍビットの
データを入力し、それぞれ反転して出力するｍ個のイン
バータと、該インバータからのｍビットの出力信号をデ
ータ入力に、前記第１の制御信号をロード入力に、前記
クロック信号をクロック入力に、前記第１のカウンタか
ら出力される前記キャリー信号をカウントイネーブル入
力にそれぞれ接続し、前記インバータからのｍビットの
出力信号をロードしたり、前記第１のキャリー信号がハ
イレベルのときに、前記クロック信号の立上がりタイミ
ングでカウントアップして、第２のキャリー信号を出力
する第２のカウンタと、該第２のカウンタから出力され
る前記第２のキャリー信号とリセット信号とを入力し、
両者の論理和をとって前記第１の制御信号を出力する第
１の２入力ＯＲ回路と、前記第１のカウンタから出力さ
れる前記第１のキャリー信号と前記リセット信号を入力
し、両者の論理和をとって前記第２の制御信号を出力す
る前記第２の２入力ＯＲ回路と、前記第１の２入力ＯＲ
回路からの出力信号を入力し、反転して出力するインバ
ータと、該インバータからの出力信号をクロック入力に
、前記リセット信号をリセット入力に接続し、前記リセ
ット信号でカウント数をオール０にリセットしたり、前
記インバータからの出力信号の立上がりタイミングでカ
ウントアップして、そのカウント数を前記ｎビットのア
ドレス信号として出力する第３のカウンタとを含むこと
を特徴とするフレキシブルカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31086386A JPS63164530A (ja) | 1986-12-25 | 1986-12-25 | フレキシブルカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31086386A JPS63164530A (ja) | 1986-12-25 | 1986-12-25 | フレキシブルカウンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63164530A true JPS63164530A (ja) | 1988-07-07 |
Family
ID=18010294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31086386A Pending JPS63164530A (ja) | 1986-12-25 | 1986-12-25 | フレキシブルカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164530A (ja) |
-
1986
- 1986-12-25 JP JP31086386A patent/JPS63164530A/ja active Pending
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