JPS6093559A - スキヤン方式 - Google Patents
スキヤン方式Info
- Publication number
- JPS6093559A JPS6093559A JP58200584A JP20058483A JPS6093559A JP S6093559 A JPS6093559 A JP S6093559A JP 58200584 A JP58200584 A JP 58200584A JP 20058483 A JP20058483 A JP 20058483A JP S6093559 A JPS6093559 A JP S6093559A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- signal
- shift
- register
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/267—Reconfiguring circuits for testing, e.g. LSSD, partitioning
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＬＳＩ内部のフリップ・フロップをシフトレ
ジスタ構成としたシリアル・ルーズ方式のスキャン方式
において、スキャンアウトデータにＬＳＩ内部のフリッ
プ−フロップの値を破壊しないようにすると共罠、スキ
ャン・インする際に所望のフリップ・フロップ以外の７
リツプ令フロツプの値を破壊しないようになったスキャ
ン方式に関するものである。
ジスタ構成としたシリアル・ルーズ方式のスキャン方式
において、スキャンアウトデータにＬＳＩ内部のフリッ
プ−フロップの値を破壊しないようにすると共罠、スキ
ャン・インする際に所望のフリップ・フロップ以外の７
リツプ令フロツプの値を破壊しないようになったスキャ
ン方式に関するものである。
回路がＬＳＩ化されると、入出力ピンの限界でＬＳＩの
内部回路の状態を厘接知ることは困難であるが、スキャ
ンアウトによる方法は少ない入出力ピンで内部回路の状
態を知る方法として有効な手段である。
内部回路の状態を厘接知ることは困難であるが、スキャ
ンアウトによる方法は少ない入出力ピンで内部回路の状
態を知る方法として有効な手段である。
従来のスキャンアウト方式では、任意の７リツプ・フロ
ップまたはゲートの内容を読出そうとするときは、それ
ぞれに割筒てられたスキャン・アドレスを論理ブロック
の外から与えることにより任意に読み出すことが可能で
ある。しかし、ＬＳＩの集積度が増すと読出し対象とな
るフリップ・フロッグや論理ゲートも増２１ＯＬ、、ア
ドレス数Ｘも増加し、アドレスｍｎも増加する。アドレ
スＸとアドレス線ｎとの間にはｎ＝ｌｏｇ、Ｘなる関係
があるから、集積度が倍になる度にスキャンアウトに必
要な入出力ビン数も一本ずつ増加する。しかし、単位面
積あたりの入出力ビン数は限界があるため、集積度が増
すと追いつけなくなる。
ップまたはゲートの内容を読出そうとするときは、それ
ぞれに割筒てられたスキャン・アドレスを論理ブロック
の外から与えることにより任意に読み出すことが可能で
ある。しかし、ＬＳＩの集積度が増すと読出し対象とな
るフリップ・フロッグや論理ゲートも増２１ＯＬ、、ア
ドレス数Ｘも増加し、アドレスｍｎも増加する。アドレ
スＸとアドレス線ｎとの間にはｎ＝ｌｏｇ、Ｘなる関係
があるから、集積度が倍になる度にスキャンアウトに必
要な入出力ビン数も一本ずつ増加する。しかし、単位面
積あたりの入出力ビン数は限界があるため、集積度が増
すと追いつけなくなる。
こ＼で、ＬＳＩの集積度が増加しても入出力ピンの増加
をまねくことなく、スキャンアラ・トを可能とする方法
が考案されてきた。これは論理ブロック内の全７リツプ
・フロッグをシフトレジスタとしてリング状に接続し、
スキャンアウトｙ行なうときにはスキャン・クロックに
より順次シフトして読み出す方法である。このように論
理ブロック内のフリップ・フロップをシフトレジスタと
して結合し、最後の７リツプ・フロッグの出力をスキャ
ン結果として論理ブロックの外へ出力することにより、
スキャンアウトのための必要な信号はスキャン・クロッ
クのみとなシ、スキャン・アドレス信号は不要となり入
出力ピンを減少できる。
をまねくことなく、スキャンアラ・トを可能とする方法
が考案されてきた。これは論理ブロック内の全７リツプ
・フロッグをシフトレジスタとしてリング状に接続し、
スキャンアウトｙ行なうときにはスキャン・クロックに
より順次シフトして読み出す方法である。このように論
理ブロック内のフリップ・フロップをシフトレジスタと
して結合し、最後の７リツプ・フロッグの出力をスキャ
ン結果として論理ブロックの外へ出力することにより、
スキャンアウトのための必要な信号はスキャン・クロッ
クのみとなシ、スキャン・アドレス信号は不要となり入
出力ピンを減少できる。
第２１図はシリアル・ループ方式のスキャンアウト方式
の問題点を説明する図である。
の問題点を説明する図である。
第２図において、ｌはＬＳＩ化された論理ブロック、２
は外部処理装置をそれぞれ示している。論理ブロック１
内の全７リツプ・フロップはシフトレジスタ構成となっ
ており、最後のフリップ・フロップはスキャンアウト端
子に接続され、最初の７リツプ・フロップはスキャンイ
ン端子に接続されている。第２図に示す従来方式では、
論理ブロック１内部のＭビット目以降のＮピットのデー
タをスキャンアウトしたい場合には、目的とするアドレ
スまでＭ＋Ｎビットシフトし、必要とするデータＮ−ビ
ットをスキャンアウトデータとしてシフトレジスターか
ら読み出し、その後再び全データが元の位置にもどるま
でシフトしていた。これは破壊読出しとなるため、誤操
作が生じ易すがった。
は外部処理装置をそれぞれ示している。論理ブロック１
内の全７リツプ・フロップはシフトレジスタ構成となっ
ており、最後のフリップ・フロップはスキャンアウト端
子に接続され、最初の７リツプ・フロップはスキャンイ
ン端子に接続されている。第２図に示す従来方式では、
論理ブロック１内部のＭビット目以降のＮピットのデー
タをスキャンアウトしたい場合には、目的とするアドレ
スまでＭ＋Ｎビットシフトし、必要とするデータＮ−ビ
ットをスキャンアウトデータとしてシフトレジスターか
ら読み出し、その後再び全データが元の位置にもどるま
でシフトしていた。これは破壊読出しとなるため、誤操
作が生じ易すがった。
本発明は、上記の考察に基づくものであって、シリアル
・ループ方式のスキャン方式において、スキャンによっ
て論理ブロック内のラリツブ・フロップの内容が破壊さ
れないようになったスキャン方式を提供することを目的
としている。
・ループ方式のスキャン方式において、スキャンによっ
て論理ブロック内のラリツブ・フロップの内容が破壊さ
れないようになったスキャン方式を提供することを目的
としている。
そしてそのため、本発明のスキャン方式は、複数の７リ
ツプ・フロッグがシフトレジスタを構成するように直列
接続されると共に最後の７リツグ・フロップがスキャン
アウト端子に接続され最初の７リツプ・フロップがスキ
ャンイン端子に接続された論理ブロックと、シフトレジ
スタと、シフトレジスタのシリアル入力を上記スキャン
アウト端子に接続する信号線と、出力が上記スキャンイ
ン端子に接続され一方の入力端子が上記スキャンアウト
端子に接続され他方の入力端子が上記シフトレジスタの
シリアル出力に接続されたマルチプレクサと、任意の値
をセットできるレジスタと、シフト信号が生成される度
に値が単位量だけ増加するアップ・カウンタと、上記レ
ジスタの値と上記アップ・カウンタの値とを比較する比
較回路と、任意の値がセットされると共にカウント可能
状態ではシフト信号が生成される度に値が単位量だけ減
少するダウン・カウンタと、上記比較回路が一致を出力
した時に上記ダウン・カウンタをカウント可能状態にす
ると共に所定値の信号を出力し上記ダウン・カウンタの
値が零になった時に他の所定値の信号を出力する制御４
ｇ号生成手段と、該制御信号生成手段が所定値の信号を
出力しているときにシフト信号をシフト−クロックとし
て上記シフトレジスタに供給する手段と、シフト・クロ
ックがシフトレジスタに供給され且つスキャンイン信号
が所定値を有する間だけシフトレジスタのシリアル出方
を選択すべきことを指示する信号を上記マルチプレクサ
に供給する手段とを具備することを特徴とするものであ
る◎ 〔発明の実施例〕 第１図は本発明の１実施例を示すものである。
ツプ・フロッグがシフトレジスタを構成するように直列
接続されると共に最後の７リツグ・フロップがスキャン
アウト端子に接続され最初の７リツプ・フロップがスキ
ャンイン端子に接続された論理ブロックと、シフトレジ
スタと、シフトレジスタのシリアル入力を上記スキャン
アウト端子に接続する信号線と、出力が上記スキャンイ
ン端子に接続され一方の入力端子が上記スキャンアウト
端子に接続され他方の入力端子が上記シフトレジスタの
シリアル出力に接続されたマルチプレクサと、任意の値
をセットできるレジスタと、シフト信号が生成される度
に値が単位量だけ増加するアップ・カウンタと、上記レ
ジスタの値と上記アップ・カウンタの値とを比較する比
較回路と、任意の値がセットされると共にカウント可能
状態ではシフト信号が生成される度に値が単位量だけ減
少するダウン・カウンタと、上記比較回路が一致を出力
した時に上記ダウン・カウンタをカウント可能状態にす
ると共に所定値の信号を出力し上記ダウン・カウンタの
値が零になった時に他の所定値の信号を出力する制御４
ｇ号生成手段と、該制御信号生成手段が所定値の信号を
出力しているときにシフト信号をシフト−クロックとし
て上記シフトレジスタに供給する手段と、シフト・クロ
ックがシフトレジスタに供給され且つスキャンイン信号
が所定値を有する間だけシフトレジスタのシリアル出方
を選択すべきことを指示する信号を上記マルチプレクサ
に供給する手段とを具備することを特徴とするものであ
る◎ 〔発明の実施例〕 第１図は本発明の１実施例を示すものである。
第１図において、３−１ないし３−３は論理ゲー）、４
−０ないし４−３はフリップ・フリップ５はシフトレジ
スタ、６はマルチプレクサ、７−１と７−２はＡＮＤ回
路、８はレジスタ、９はア。
−０ないし４−３はフリップ・フリップ５はシフトレジ
スタ、６はマルチプレクサ、７−１と７−２はＡＮＤ回
路、８はレジスタ、９はア。
ブ・カウンタ、１０はダウン・カウンタ、１１は比較回
路、１２はゲート回路をそれぞれ示している。
路、１２はゲート回路をそれぞれ示している。
なお、第１図と同一符号は同一物を示している。
論理プｐ、り１内の全７リツプ・フロ、プ４−ｏ。
４−１．４−２．４−３は直列接続され、シフトレジス
タを構成している。スキャン・クリックが７リツプ・フ
ロップ４−０．４−１．４−２．４−３に供給される度
にツリ、プ・フロ、プの内容は右シフトされる。最後の
フリップ・フリップ４−〇は論理プロ、り１のスキャン
アウト端子に接続され、最初のフリップ・７四、プ４−
３は論理プｐ、り１のスキャンイン端子に接続されてい
る。
タを構成している。スキャン・クリックが７リツプ・フ
ロップ４−０．４−１．４−２．４−３に供給される度
にツリ、プ・フロ、プの内容は右シフトされる。最後の
フリップ・フリップ４−〇は論理プロ、り１のスキャン
アウト端子に接続され、最初のフリップ・７四、プ４−
３は論理プｐ、り１のスキャンイン端子に接続されてい
る。
シフトレジスタ５のシリアル入力はスキャンアウト端子
に接続され、シリアル出方はマルチプレクサ６の一方の
入力に接続されている。外部処理袋Ｎ２は、シフトレジ
スタ５のデータをパラレル・リ−４ｆ、ｉ；：、ことが
出来、またシフトレジスタ５にデータをパラレル・ライ
トすることが出来る。
に接続され、シリアル出方はマルチプレクサ６の一方の
入力に接続されている。外部処理袋Ｎ２は、シフトレジ
スタ５のデータをパラレル・リ−４ｆ、ｉ；：、ことが
出来、またシフトレジスタ５にデータをパラレル・ライ
トすることが出来る。
ＡＮＤ回路７−２の出力はシフトレジスタ５のシフト・
クロック端子に接続される。マルチプレクサ６の他方の
入力端子は、論理ブロック１のスキャンアウト端子に信
号線で接続され、マルチプレクサ６の出力端子は信号線
で論理プＣｌ、り１のスキャンイン端子に接続されてい
るＡＮＤ回路７−１の出力が論理「１」になると、１ル
チブレクサ６はシフトレジスタ５から出力されるデータ
を選択用カスる。レジスタ８にはスキャン・アドレスが
セットされる。アップ・カウンタ９はシフト信号が論理
「１」になる回数をカウントするものである。
クロック端子に接続される。マルチプレクサ６の他方の
入力端子は、論理ブロック１のスキャンアウト端子に信
号線で接続され、マルチプレクサ６の出力端子は信号線
で論理プＣｌ、り１のスキャンイン端子に接続されてい
るＡＮＤ回路７−１の出力が論理「１」になると、１ル
チブレクサ６はシフトレジスタ５から出力されるデータ
を選択用カスる。レジスタ８にはスキャン・アドレスが
セットされる。アップ・カウンタ９はシフト信号が論理
「１」になる回数をカウントするものである。
シフト信号はクロックであシ、スキャン・り０゜りと同
期しておシ、スキャン・りｐ、りが生成さレルト、シフ
ト信号も生成され、スキャン・クロックが停止すると、
シフト信号も停止する。アップ−カウンタ９は、Ｍ進の
カウンタである。Ｍは論理プｐ、り１内のシフトレジス
タを構成するフリップ・フロップの個数に等しい。比較
回路１１は、レジスタ８の値とアップ・カウンタ９の値
を比較し、両者が一致すると信号線Ｓ、上に論理「１」
を出力する。信号線Ｓ１上の信号が論理「１」になると
、ゲート回路１２は信号ａＳＳおよびｓ４上に論理「１
」を出力する。信号＋１３８４の信号が論理「１」にな
ると、ダウン・カウンタ１０はカウント可能状態になシ
、シフト信号が生成される度にその値が−１される。ダ
ウン・カウンタ１０の値が零になると、信号線Ｓ、上の
信号は論理「１」となる。信号線Ｓ、上の信号が論理「
１」になると、ゲート回路１２は信号線Ｓ３、ｓ４上の
信号を論理「０」とする。なお、外部処理袋ｆｉ２は、
レジスタ８及びダウン・カウンタ１０に任意の値をセッ
トすることが出来る。
期しておシ、スキャン・りｐ、りが生成さレルト、シフ
ト信号も生成され、スキャン・クロックが停止すると、
シフト信号も停止する。アップ−カウンタ９は、Ｍ進の
カウンタである。Ｍは論理プｐ、り１内のシフトレジス
タを構成するフリップ・フロップの個数に等しい。比較
回路１１は、レジスタ８の値とアップ・カウンタ９の値
を比較し、両者が一致すると信号線Ｓ、上に論理「１」
を出力する。信号線Ｓ１上の信号が論理「１」になると
、ゲート回路１２は信号ａＳＳおよびｓ４上に論理「１
」を出力する。信号＋１３８４の信号が論理「１」にな
ると、ダウン・カウンタ１０はカウント可能状態になシ
、シフト信号が生成される度にその値が−１される。ダ
ウン・カウンタ１０の値が零になると、信号線Ｓ、上の
信号は論理「１」となる。信号線Ｓ、上の信号が論理「
１」になると、ゲート回路１２は信号線Ｓ３、ｓ４上の
信号を論理「０」とする。なお、外部処理袋ｆｉ２は、
レジスタ８及びダウン・カウンタ１０に任意の値をセッ
トすることが出来る。
ｈる７ ＹＶスからＮビットのデータをスキャンアウト
したい場合には、スタート・アドレスレジスタ８にセッ
トし、Ｎをダウン・カウンタ１０にセットする。シフト
信号によシ論理プｏ、り１内よシスキャンアウトされる
と同時にアップ・カウン夕９がインクリメントされる。
したい場合には、スタート・アドレスレジスタ８にセッ
トし、Ｎをダウン・カウンタ１０にセットする。シフト
信号によシ論理プｏ、り１内よシスキャンアウトされる
と同時にアップ・カウン夕９がインクリメントされる。
論理プ四ツク１内の７す、プ・フロップはリング状に結
ばれているためにスキャンアウト・データはそのま＼ス
キャンイン・データとなるため破壊されることはない。
ばれているためにスキャンアウト・データはそのま＼ス
キャンイン・データとなるため破壊されることはない。
アップ・カウンタ９の値がレジスタ８にセットしたスタ
ート・アドレスと一致した場合、比較回路１１によシゲ
ーを回路１２め信号Ｓ、がＯＮ（論理「１」）となる。
ート・アドレスと一致した場合、比較回路１１によシゲ
ーを回路１２め信号Ｓ、がＯＮ（論理「１」）となる。
シフト信号と信号Ｓ１がＯＮであることによＪ）ＡＮＤ
回路７−２の出力がＯＮになりスキャンアウト・データ
がシフトレジスタ５に格納される。同時にダウン・カウ
ンタ１０がデクリメントされる。ダウン・カウンタ１０
がデクリメントされてゆき零になると信号Ｓ、をＯＦＦ
（論理「０」）とし、ＡＮＤ回路７−２の出力もＯＦ
Ｆとなる。このことによυスキャンアウト・データがシ
フトレジスタ５に格納されることが終わる。
回路７−２の出力がＯＮになりスキャンアウト・データ
がシフトレジスタ５に格納される。同時にダウン・カウ
ンタ１０がデクリメントされる。ダウン・カウンタ１０
がデクリメントされてゆき零になると信号Ｓ、をＯＦＦ
（論理「０」）とし、ＡＮＤ回路７−２の出力もＯＦ
Ｆとなる。このことによυスキャンアウト・データがシ
フトレジスタ５に格納されることが終わる。
なお、スキャン・クリックおよびシフト信号ハＭ個生成
される。あるアドレスからＮビヤトスキャンインしたい
場合には、スタート・アドレスをレジスタ８にセリトン
、Ｎをダウンｅカウンタ１０にセットする。スキャン・
クリックによシ、リング状に結ばれた論理プ四ツク１内
の全フリップ・フリップがシフト動作を行なう。アップ
−カウンタ９がインクリメントされ最初のアドレスと一
致した場合比較回路１１の出力がＯＮになシ、信号Ｓ。
される。あるアドレスからＮビヤトスキャンインしたい
場合には、スタート・アドレスをレジスタ８にセリトン
、Ｎをダウンｅカウンタ１０にセットする。スキャン・
クリックによシ、リング状に結ばれた論理プ四ツク１内
の全フリップ・フリップがシフト動作を行なう。アップ
−カウンタ９がインクリメントされ最初のアドレスと一
致した場合比較回路１１の出力がＯＮになシ、信号Ｓ。
がＯＮになる。この信号とシフト信号によｊ） ＡＮＤ
回路７−２の出力はＯＮとなる。ＡＮＤ回路７−２の出
力とスキャンイン信号によＪＡＮＤ回路７−１の出力が
ＯＮにな）、これによってマルチプレクサ６がシフトレ
ジスタ５側を選択すると、あらかじめ外部処理装置２に
よりシフトレジスタ５の中に用意されたデータが読み出
され以前の論理プロ、り１内の７す、プ・フロップの値
と置きかわってスキャンインされる◎ダウンカウンタ１
０がデクリメントされ零となると信号Ｓ８はＯＦＦとな
り、マルチプレクサ６はスキャン結果側を選択シスキャ
ン結果がそのま＼スキャンイン・データとし書きこまれ
る。リング状シフトレジスタが１周したところで動作は
完了する。
回路７−２の出力はＯＮとなる。ＡＮＤ回路７−２の出
力とスキャンイン信号によＪＡＮＤ回路７−１の出力が
ＯＮにな）、これによってマルチプレクサ６がシフトレ
ジスタ５側を選択すると、あらかじめ外部処理装置２に
よりシフトレジスタ５の中に用意されたデータが読み出
され以前の論理プロ、り１内の７す、プ・フロップの値
と置きかわってスキャンインされる◎ダウンカウンタ１
０がデクリメントされ零となると信号Ｓ８はＯＦＦとな
り、マルチプレクサ６はスキャン結果側を選択シスキャ
ン結果がそのま＼スキャンイン・データとし書きこまれ
る。リング状シフトレジスタが１周したところで動作は
完了する。
以上の説明から明らかなように、本発明によれば、スキ
ャンアラ）によって論理プルツク内の７リツプ・フロッ
プの値の破壊を防止できるばかシでなく、また、スキャ
ンインによって論理ブロック内の所望の７リツプ・ツル
ツブ以外のツリ、プ・フリップの値の破壊を防止するこ
とが出来る。
ャンアラ）によって論理プルツク内の７リツプ・フロッ
プの値の破壊を防止できるばかシでなく、また、スキャ
ンインによって論理ブロック内の所望の７リツプ・ツル
ツブ以外のツリ、プ・フリップの値の破壊を防止するこ
とが出来る。
第１図は本発明の１実施例のブロック図、第２図は従来
のスキャン方式の問題点を説明する図である。 １・・・論理プＱｌり、２・・・外部処理装置、３−１
ないし３−３・・・論理ゲート、４−０ないし４−３・
・・フリップ・７ａツブ、５・・・シフトレジスタ、６
・・・マルチプレクサ、７−１と７−２・・・ＡＮＤ回
路、８・・・レジスタ、９・・・アップ・カウンタ、１
０・・・ダウン・カウンタ、１１・・・比較回路、１２
・・・ゲート回路。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 負・１図 大Ｚ図
のスキャン方式の問題点を説明する図である。 １・・・論理プＱｌり、２・・・外部処理装置、３−１
ないし３−３・・・論理ゲート、４−０ないし４−３・
・・フリップ・７ａツブ、５・・・シフトレジスタ、６
・・・マルチプレクサ、７−１と７−２・・・ＡＮＤ回
路、８・・・レジスタ、９・・・アップ・カウンタ、１
０・・・ダウン・カウンタ、１１・・・比較回路、１２
・・・ゲート回路。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 負・１図 大Ｚ図
Claims (1)
- 複数のフリップ・フロップがシフトレジスタを構成する
ように直列接続されると共に最後のフリップＯフロップ
がスキャンアウト端子に接続され最初のフリップ・フロ
ップがスキャンイン端子に接続された論理ブロックと、
シフトレジスタと、シフトレジスタのシリアル入力を上
記スキャンアウト端子に接続する信号線と、出力が上記
スキャンイン端子に接続され一方の入力端子が上記スキ
ャンアウト端子に接続され他方の入力端子が上記シフト
レジスタのシリアル出力に接続されたマルチプレクサと
、任意の値をセットできるレジスタと、シフト信号が生
成される度に値が単位量だけ増加するアップ・カウンタ
と、上記レジスタの値と上記アップ・カウンタの値とを
比較する比較回路と、任意の値がセットされると共にカ
ウント可能状態ではシフト信号が生成される度に値が単
位量だけ減少するダウン・カウンタと、上記比較回路が
一致を出力した時に上記ダウン・カウンタなカウント可
能状態にすると共に所定値の信号を出力し上記ダウン参
カウンタの値が零になった時に他の所定値の信号を出力
する制御信号生成手段と、該制御信号生成手段が所定値
の信号を出力しているときにシフト信号をシフト偽クロ
ックとして上記シフトレジスタに供給する手段と、シフ
ト・クロックがシフトレジスタに供給され且つスキャン
４フ４８号が所定値を有する間だけシフトレジスタのシ
リアル出力を週択すべきことを指示する信号を上記マル
チプレクサに供給する手段とを具備するスキャン方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200584A JPS6093559A (ja) | 1983-10-26 | 1983-10-26 | スキヤン方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200584A JPS6093559A (ja) | 1983-10-26 | 1983-10-26 | スキヤン方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6093559A true JPS6093559A (ja) | 1985-05-25 |
| JPS6336535B2 JPS6336535B2 (ja) | 1988-07-20 |
Family
ID=16426768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58200584A Granted JPS6093559A (ja) | 1983-10-26 | 1983-10-26 | スキヤン方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6093559A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005190112A (ja) * | 2003-12-25 | 2005-07-14 | Internatl Business Mach Corp <Ibm> | マイクロコンピュータ及びそのデバッグ方法 |
| JP4491174B2 (ja) * | 2001-08-31 | 2010-06-30 | 富士通株式会社 | アクセス制御装置及び試験方法 |
-
1983
- 1983-10-26 JP JP58200584A patent/JPS6093559A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4491174B2 (ja) * | 2001-08-31 | 2010-06-30 | 富士通株式会社 | アクセス制御装置及び試験方法 |
| JP2005190112A (ja) * | 2003-12-25 | 2005-07-14 | Internatl Business Mach Corp <Ibm> | マイクロコンピュータ及びそのデバッグ方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6336535B2 (ja) | 1988-07-20 |
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