JPH03154935A - 論理回路の試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は電算機内の論理回路に含まれる記憶素子に初
期データを設定し、そのデータをもとに処理した結果を
調べて電算機の誤り箇所を発見する論理回路の試験方式
に関するものである。

〔従来の技術〕

近年、論理回路がＬＳＩ化されると、ＩＣ素子の人出力
ビン数の制限により、ＬＳＩ内部のデータ状態及び出力
データ誤り箇所を直接、人出力ピンより知ることは困難
である。そこで、例えば誤り箇所を発見する診断方法と
して、論理回路の入出力側に複数のフリップフロップ回
路をシフトレジスタ形式で接続し、入力側シフトレジス
タに一連のテストデータを設定するスキャンイン動作を
行ない、出力側シフトレジスタには論理回路のテスト結
果を入力し、シフト出力するスキャンアウント端子を行
なうスキャンパス方法が広く用いられている。

次に、スキャンパスを用いた従来の論理回路の試験方式
を第２図に従って説明する。第２図は従来の論理回路の
内部構成図である。ＬＳＩで構成される論理回路（１）
には複数の組合せ回路（２）〜（４）が集積され、例え
ば組合せ回路（３）の入力側には複数のフリップフロッ
プ回路（５）〜（７）が点線で示すシフトバスによって
シフトレジスタ（１ａ）を構成し、出力側には同じく複
数のフリップフロップ回路（８）〜（１０）が点線で示
すシフトバスによってシフトレジスタ（１ｂ）を構成し
ている。

上記構成に基づき動作について説明する。複数のゲート
回路で構成される論理回路の試験を行なう場合、先ず、
所定のビット情報内容でなるシリアルなパターンデータ
をスキャン端子に設定し、スキャンクロック信号ＣＬに
に従って１ビツトずつシフトレジスタ（ｌａ）より組合
せ回路（３）内の各回路（ゲート回路）へシフト入力す
る。データを入力した各ゲート回路は、そのデータ処理
結果を出力側に接続されたシフトレジスタヘー時記憶さ
せ、スキャンクロック信号ＣＬＨに従って１ビツトずつ
スキャンアウト端子へシフトアウトする。この結果、出
力側のシフトレジスタ（ｌｂ）ヘスキャンクロック信号
を順次入力することで、スキャンアウト端子ＳＯより各
回路の試験データが順次シフトアウトされる。

〔発明が解決しようとする課題〕

従来のスキャンバス方式では以上のようにスキャンクロ
ック信号ＣＬＨのみで、各シフトレジスタを構成するフ
リップフロップ回路の内容を書込み／読出しを行なうた
め、全てのフリップフロップ回路内容を書込み及び読出
しを行ないデータスキャンイン／アウトをする時は高速
にスキャンできるか、任意のフリップフロップ回路のみ
データをスキャンする場合には、例えば出力側のシフト
バスの最終段に近いフリップフロップ回路（１０）の内
容読出しは少ないスキャンクロックサイクルにて済むが
、シフトバスの前段のフリップフロップ回路（８）とな
るとサイクル数を要し、任意のフリップフロップ回路の
みを特定読出しすることができない。また、各フリップ
フロップ回路（８）〜（ｌＯ）に読み出したテストデー
タはシフトレジスタ構成によりデータをスキャンアウト
してしまうため、スキャンアウト後のシフトレジスタの
テストデータ内容に変更されデータ破壊となるため、デ
ータのスキャンアウト後再びデータスキャンイン動作を
行ない破壊されたデータを各フリップフロップ回路（８
）〜（１０）に復元する必要がある。更に、各フリップ
フロップ回路はシフトレジスタ構成で接続されているた
め所定のフリップフロップ回路が故障を起こした場合、
そのフリップフロップ回路より前段のフリップフロップ
回路の内容を組み合わせ回路に書込み／読出しすること
が不可能になるといった問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、付加回路量を最小限に抑え、すべてのフリ
ップフロップ回路のスキャンイン／アウトのときはスキ
ャンクロックのみで順次フリップフロップ回路の内容を
書込み／読出しができるとともに、任意のフリップフロ
ップ回路を内容を破壊せずに読み出すことができ、任意
のフリップフロップ回路にのみ書込むことができる論理
回路の試験方式を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る論理回路の試験方式は、計算機内に構成
された論理回路群の入出力側に複数のフリップフロップ
回路をシフトレジスタ形式で接続しスキャンバスを構成
したものにおいて、各フリップフロップ回路を選択する
アドレス信号を出力するスキャンアドレス生成回路と、
各フリップフロップ回路毎に、該当アドレス信号入力時
に、自フリップフロップ回路に記憶された論理回路出力
をスキャンアウト端子へ出力し、アドレス信号無入力時
に前段のフリップフロップ回路のシフトアウトデータを
後段のフリップフロップ回路へ出力するスキャンアウト
切換回路及び前記アドレス信号入力時に該当フリップフ
ロップ回路へ各フリップフロップ回路共通のスキャンク
ロックを印加するスキャンクロック制御回路とを設けた
ものである。

〔作用〕

この発明によれば、スキャンアドレス生成回路によりデ
ータ読み出し目的のフリップフロップ回路に設けられた
スキャンアウト切換回路ヘアドレス信号を出力すると、
当該フリップフロップ回路の出力端子はスキャンアウト
端子へ接続され、スキャンクロック人力無しでも直接論
理回路出力をスキャンアウト端子へ出力する。ことがで
きる。

又、スキャンアドレス回路より選択出力されたアドレス
信号と共にスキャンクロックをフリップフロップ回路に
接続されたスキャンクロック制御回路へ人力することで
、アドレス信号によって特定されるフリップフロップ回
路のみにテストデータをセットすることができる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、論理回路（１）はフリップフロップ回路（
５）〜（７）を有し、各フリップフロップ回路（５）〜
（７）は自段のフリップフロップ回路出力を後段のフリ
ップフロップ回路へスキャンアウト或は前段のフリップ
フロップ回路出力を後段のフリップフロップ回路へ切り
換えるスキャンアウト切換回路（１１）〜（１３）と、
各フリップフロップ信号ＣＬＫの人力制御を行なうスキ
ャンクロック制御回路（１４）〜（１６）と、外部より
直列信号でなるアドレス選択信号を受け、並列出力信号
に変換し、各ヒツト信号をフリップフロップ回路特定用
信号としてフリップフロップ回路へ供給する機能を有し
た２進カウンタ構成のスキャンアドレス生成回路（１７
）とで構成されている。

又、上記ビット信号は各フリップフロップ回路毎のスキ
ャン制御回路へ入力されるスキャンクロック信号を人力
制御するとともに、スキャンアウト切換回路を切り換え
制御する。

次に上記構成に従って本実施例の動作について説明する
。

先ず、通常のスキャンパス同様、各フリップフロップ回
路（５）〜（７）にパターンデータをセットする場合は
、スキャンアドレス生成回路（１７）に各フリップフロ
ップ回路（５）〜（７）を特定するアドレス選択信号を
人力し、各フリップフロップ回路（５）〜（７）に対し
て“Ｈ′°レベルで制御信号（１８）〜（２０）を出力
する。この結果、各スキャンアドレス切換回路（１１）
〜（１３）はｂ側に切り換わり、各フリップフロップ回
路（５）〜（ｌＯ）間にシフトパスが形成される。一方
、ＡＮＤゲートで構成される各スキャンクロック制御回
路（１４）〜（１６）の一方人力に上記制御信号が人力
され、他方人力にスキャンクロック信号ＣＬにが共通入
力されるため、スキャンクロック信号ＣＬＫが人力され
る毎に、パターンデータはスキャンイン端子Ｓｌより各
フリップフロップ回路（５）〜（７）にシフト人力され
、図示しない組合せ回路にセットされる。

又、組合せ回路からの処理データを各フリップフロップ
回路へ入力し、スキャンアウト端子へスキャンアウトす
る場合も、上記同様のスキャンパス方法にて実施できる
。

又、特定の組合せ回路の出力のみを読み出す場合は、ス
キャンクロック信号ＧＬＫを入力せず、スキャンアドレ
ス生成回路（１７）よりデータ読み出しを要するフリッ
プフロップ回路のスキャンアドレスのみ出力する。

例えば、フリップフロップ回路（５）の内容を読み出す
場合は該フリップフロップ回路（５）選択用の信号を生
成することて、制御信号（１８）か“Ｈ°゛、他方の制
御信号（１９）、　　（２０）はＬ°′になる。従って
、フリップフロップ回路（５）対応のスキャンアウト切
換回路（１１）はｂ側に切り換えられ、他のスキャンア
ウト切換回路（１２）、（１３）はａ側に切り換えられ
るため、フリップフロップ回路（５）の出力は他の各フ
リップフロップ回路（６）（７、）を経由せず、ａ側に
切り換わったスキャンアウト切換回路（１２）、　（１
３）を経由してスキャンアウトＳＯへ出力される。この
結果、各フリップフロップ回路の内容は前段のフリップ
フロップ回路内容にシフトアウトされることがないので
、データ破壊を起こすことがない。

更に、所定のフリップフロップ回路にデータを書き込み
たい場合、例えばフリップフロップ回路（６）にデータ
を書き込む場合は、このフリップフロップ回路（８）　
を選択するアドレス信号をスキャンアドレス生成回路（
１９）へ人力し、制御信号（１９）を’Ｈ”、他の制御
信号（１８１，（２０）を”　Ｌ　”とする。従って前
記同様、スキャンアウト切換回路（１１）、　　（１３
）はａ側に切り換わり、スキャンアウト切換回路（１２
）はｂ側に切り換わり、且つスキャンクロック制御回路
（１４）、　（１６）の一方人力は゛Ｌパとなりスキャ
ンクロック制御回路（１５）の一方人力はＨ°°となる
ことで、スキャンクロック制御回路（１５）以外はスキ
ャンクロック信号ＣＬＫをフリップフロップ回路へ人力
することがない。

従って、スキャンイン端子Ｓｌにセットされたデータは
フリップフロップ回路（５）に読み込まれず、スキャン
アウト切換回路（１１）を経由し、スキャンクロック信
号ＣＬＫに同期してフリップフロップ回路（６）に読み
込まれる。この時、フリップフロップ回路（６）よりシ
フトアウトされたデータはスキャンアウト切換回路（１
２）を経由して、後段のフリップフロップ回路（７）ヘ
シフトされるが、このフリップフロップ回路（ア）には
スキャンクロック信号ＣＬＭ入力されていないため、前
段のフリップフロップ回路よりデータがシフト入力され
るごとがないので、データ破壊は免れる。

なお、上記実施例ではアドレス生成回路（１７）は外部
より直列信号を受は並列出力信号を供給するものであっ
たが、アドレス生成回路の変わりに直接外部より並列信
号を人力してもよい。

（発明の効果） この発明によれば、スキャンパス方法によりシフトレジ
スタを構成する各フリップフロップ回路中、任意に選択
されたフリップフロップ回路のみにデータの書込み或は
読出しを行なえるため、各フリップフロップ回路のデー
タを破壊せずにデータ書込み／読出しが行なえ使い勝手
に優れるとともに、必要データを高速に書込み及び読出
しが可能であるため論理回路の試験効率が向上する効果
がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による論理回路の試験方式
を説明する図、第２図は従来の論理回路の試験方式を説
明する図である。 （１）は論理回路、（２）〜（４）は組合せ回路、１ ２ （５）〜（ｌＯ）はシフトレジスタを構成するフリップ
フロップ回路、（１１）〜（１３）はスキャンアウト切
換回路、（１４）〜（１６）はスキャンクロッ゛り制御
回路、（１７）はスキャンアドレス生成回路、（１８）
〜（１９）はスキャンアドレス。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 計算機内に構成された論理回路群の入出力側に複数のフ
   リップフロップ回路をシフトレジスタ形式で接続しスキ
   ャンパスを構成したものにおいて、各フリップフロップ
   回路を選択するアドレス信号を出力するスキャンアドレ
   ス生成回路と、各フリップフロップ回路毎に、該当アド
   レス信号入力時に、自フリップフロップ回路に記憶され
   た論理回路出力をスキャンアウント端子へ出力し、アド
   レス信号無入力時に前段のフリップフロップ回路のシフ
   トアウトデータを後段のフリップフロップ回路へ出力す
   るスキャンアウト切換回路及び前記アドレス信号入力時
   に該当フリップフロップ回路へ各フリップフロップ回路
   共通のスキャンクロックを印加するスキャンクロック制
   御回路とを備えたことを特徴とする論理回路の試験方式
   。