JP3388509B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、小型のコンピュータに
利用する。本発明は、所望の論理回路を汎用のプログラ
マブル論理回路により実現する技術に関する。特に、書
換可能な制御用集積回路技術に関する。

【０００２】

【従来の技術】ＣＰＵ(Central Processing Unit: 中央
処理装置) は、メモリに蓄えられたプログラムを実行す
ることによって所望の処理を行うため、今日では制御用
途を中心に、ＣＰＵによる制御回路部をコアとして中核
に置き周辺回路をＧａｔｅ Ａｒｒａｙその他により、
汎用のプログラマブル論理回路を設けておき、これをそ
の目的に相応するプログラムを書き込むことによって一
連の処理を行う特定用途向け集積回路(ASIC)が多く設計
されている。

【０００３】従来はこのような周辺回路用のプログラマ
ブル論理回路は、原則的にいったんひとつの機能を書き
込むと固定的であって、少なくとも運用中にこれを書換
えて異なる動作の論理回路とすることはできない。

【０００４】

【発明が解決しようとする課題】したがって、一つの集
積回路にいったんプログラムを書き込むと、それは一つ
の論理動作を行う論理回路となり、この集積回路を異な
る用途に用いることはできない。いくつかの処理を行う
ために、論理回路が多数必要である場合には、それが時
間的に重ならない場合であってもその都度新たな集積回
路を用意する必要がある。

【０００５】ひとつのプログラマブル論理回路をいくつ
かの処理に共通に利用するなら、そのプログラマブル論
理回路の機能を多様に構成しておくことが必要であり、
ある特定の処理に着目すると、そのプログラマブル論理
回路の中には不要なゲート回路が多数存在することによ
ってむだな処理を行う必要があるなど、制御回路部に負
担がかかりまた処理に要する時間も大きくなるなどの欠
点がある。

【０００６】本発明は、このような背景に行われたもの
であり、一つのハードウエア装置を異なる用途に使用で
きるようにすることにより、小さいハードウエア構成で
多様な処理を実行することができるデータ処理装置を提
供することを目的とする。また、本発明は、積極的に周
辺回路部分を制御する制御回路部の負荷を軽減し、演算
速度を向上することを目的とする。

【０００７】

【課題を解決するための手段】そのために、本発明は、
プログラマブル論理回路部と制御回路部（ＣＰＵ）とを
密に結合した構成をとり、制御回路部からそのプログラ
マブル論理回路部のプログラムおよび動作の制御ができ
るようにすることを特徴とする。

【０００８】すなわち、本発明は、制御回路部（３）
と、この制御回路部と外部の被制御装置とを接続するデ
ータパス部（２）と、このデータパス部を司り設定され
たプログラムにしたがって論理回路動作を実行するプロ
グラマブル論理回路部（５）とが一つのパッケージに実
装されたデータ処理装置である。

【０００９】ここで、本発明の特徴とするところは、前
記プログラマブル論理回路部（５）は書換可能な素子に
より構成され、前記プログラマブル論理回路部（５）に
接続されたメモリ（６、１３）を備え、このメモリには
前記プログラマブル論理回路部（５）の論理動作を変更
するプログラムが保持され、前記制御回路部（３）に
は、前記プログラマブル論理回路部（５）との間で前記
データパス部（２）を介して実行される通信手段と、こ
の通信手段によりそのプログラマブル論理回路部に前記
メモリの内容を選択してロードさせる手段とを備えると
ころにある。

【００１０】前記メモリは少なくともその一部が前記パ
ッケージに内蔵された内部メモリ（６）であることが望
ましい。

【００１１】前記メモリの一部は前記パッケージに接続
される外部メモリ（１３）であることが望ましい。

【００１２】このように、一つの構成で異なる用途に使
用できるようにすることにより、小さいハードウエア構
成で多様な処理を実行することができる。また、より積
極的に周辺回路部分をＣＰＵ機能の負荷を軽減するよう
に動的に変更できるようにし、全体の処理速度が改善で
きる。

【００１３】前記内部メモリ（６）は２ポートメモリで
あり、前記プログラマブル論理回路部（５）が論理的に
二つに分割され、この内部メモリ（６）の二つのポート
にそれぞれ接続される構成とすることもできる。

【００１４】これにより、一つのプログラマブル論理回
路部を二つの独立した論理回路として動作させることが
できる。

【００１５】前記制御回路部（３）が実行した命令を計
数する累積器（４）が前記パッケージに内蔵され、前記
制御回路部（３）はこの累積器（４）の計数値が所定値
に達したときに前記ロードさせる手段を起動する手段を
含むことが望ましい。

【００１６】これにより、命令回数に応じて動作させる
機能を自動的に変更させることができる。

【００１７】外部クロック入力端子を備えることが望ま
しい。さらに、外部クロック入力端子を複数個備え、こ
の複数の外部クロック入力端子には異なるクロック信号
が入力され、前記プログラマブル論理回路部の一部がこ
の異なるクロック信号に同期する構成とすることもでき
る。

【００１８】これにより、一つのプログラマブル論理回
路部を二つの独立した論理回路として動作させるとき、
異なるクロックにより動作させることもできる。

【００１９】前記プログラマブル論理回路部（５）に別
のパッケージに実装された第二のプログラマブル論理回
路部（１５）を接続する接続パス部を備え、前記制御回
路部（３）には、この第二のプログラマブル論理回路部
（１５）を前記データパス部（２）およびこの接続パス
部を介して制御する手段を含む構成とすることもでき
る。

【００２０】これにより、動作させる機能が一つのプロ
グラマブル論理回路部では収容できないときも任意に増
設してプログラマブル論理回路部を拡張することができ
る。

【００２１】

【作用】制御回路部と外部の被制御装置とはデータパス
部（２）により接続される。このデータパス部を司り設
定されたプログラムにしたがって論理回路動作を実行す
るプログラマブル論理回路部（５）が、制御回路部とと
もに一つのパッケージに実装されている。

【００２２】プログラマブル論理回路部（５）は書換可
能な素子により構成され、このプログラマブル論理回路
部（５）に接続されたメモリ（６、１３）にはプログラ
マブル論理回路部（５）の論理動作を変更するプログラ
ムが保持され、制御回路部（３）には、プログラマブル
論理回路部（５）との間でデータパス部（２）を介して
実行される通信によりそのプログラマブル論理回路部に
前記メモリの内容を選択してロードさせる。

【００２３】このように、一つの構成で異なる用途に使
用できるようにすることにより、一つのハードウエアを
時間的に異なる装置として利用することができるように
なる。これにより、小さいハードウエア構成で多様な処
理を実行することができる。また、より積極的に周辺回
路部分を制御回路部のＣＰＵ機能の負荷を軽減するよう
に動的に変更できるようにし、全体の処理速度を改善す
ることができる。

【００２４】前記メモリは少なくともその一部が前記パ
ッケージに内蔵されている。また、一部はパッケージに
接続される外部メモリとすることにより、さらに多様な
プログラムをロードすることができる。

【００２５】内部メモリ（６）は２ポートメモリであ
り、プログラマブル論理回路部（５）が論理的に二つに
分割され、この内部メモリ（６）の二つのポートにそれ
ぞれ接続されるようにすることにより、独立した二つの
プログラムを並行して実行することができる。

【００２６】制御回路部が実行した命令を計数し、制御
回路部はこの累積値が所定値に達したときにロードを実
行するようにすることにより、特に操作を行うことなく
自動的にプログラマブル論理回路を別の機能に設定させ
ることが可能になる。命令回数に応じて動作させる機能
を自動的に変更させることができる。

【００２７】外部クロック入力端子を複数個備え、この
複数の外部クロック入力端子には異なるクロック信号を
入力し、プログラマブル論理回路部の一部がこの異なる
クロック信号に同期するようにすると、独立した二つの
プログラムを異なるクロックで変更して実行することが
できる。

【００２８】プログラマブル論理回路部（５）に別のパ
ッケージに実装された第二のプログラマブル論理回路部
（１５）を接続する接続パス部を備え、制御回路部
（３）は、この第二のプログラマブル論理回路部（１
５）を制御することにより、動作させる機能が一つのプ
ログラマブル論理回路部では収容できないときも任意に
増設してプログラマブル論理回路部を拡張することがで
きる。

【００２９】本発明によれば、制御回路部の周辺回路構
成をプログラマブル論理回路部で構成し、これを制御回
路部と密に情報交換できるようにしているため、周辺回
路構成を製造時ではなく、使用直前または使用中でも動
的に変更できる。

【００３０】

【実施例】本発明実施例の構成を図１および図２を参照
して説明する。図１は本発明実施例装置のブロック構成
図である。図２は本発明実施例の全体構成図である。

【００３１】本発明は、制御回路部３と、この制御回路
部３と図２に示す外部の被制御装置６０とを接続するデ
ータパス部２と、このデータパス部２を司り設定された
プログラムにしたがって論理回路動作を実行するプログ
ラマブル論理回路部５とが一つのパッケージに実装され
たデータ処理装置である。

【００３２】ここで、本発明の特徴とするところは、プ
ログラマブル論理回路部５は書換可能な素子により構成
され、プログラマブル論理回路部５に接続されたメモリ
としての２ポートメモリ６およびコンフィギュレーショ
ン用外部メモリ１３を備え、この２ポートメモリ６また
はコンフィギュレーション用外部メモリ１３にはプログ
ラマブル論理回路部５の論理動作を変更するプログラム
が保持され、制御回路部３には、プログラマブル論理回
路部５との間でデータパス部２を介して実行される通信
手段と、この通信手段によりそのプログラマブル論理回
路部５に２ポートメモリ６またはコンフィギュレーショ
ン用外部メモリ１３の内容を選択してロードさせる手段
とを備えるところにある。ここで、通信手段および選択
してロードさせる手段は、制御回路部３にプログラムさ
れたソフトウェアにより実現されるが、これは公知の技
術で実現できるので詳しい説明は省略する。

【００３３】２ポートメモリ６は、パッケージに内蔵さ
れている内部メモリである。また、コンフィギュレーシ
ョン用外部メモリ１３はパッケージに接続される外部メ
モリである。

【００３４】ＣＰＵ埋め込み型のデータ処理装置１で
は、データパス部２および制御回路部３によりＣＰＵが
形成される。また、プログラマブル論理回路部５は、任
意の論理を実現できる。回路情報は、コンフィギュレー
ション回路部７によってプログラムされる。回路情報
は、コンフィギュレーション用外部メモリ１３または２
ポートメモリ６から供給される。

【００３５】基本ＣＰＵ動作は、制御回路部３が命令用
外部メモリ１２に格納された命令をクロック０に同期し
て読み込んだ後、それを内部のデコーダ１１でデコード
し、その結果を用いてデータパス部２内のシフタ８、Ａ
ＬＵ(Arithmetic and Logical unit: 論理演算装置)
９、レジスタファイル１０を制御することによって行わ
れる。一方、プログラマブル論理回路部５は、クロック
１またはクロック２に同期して動作する任意のハードウ
ェアを実現でき、必要に応じて２ポートメモリ６をデー
タ格納用に使用できる。例えば、乗算命令を考えた場合
に、ＣＰＵの基本機能のみでは乗算器がデータパス部２
内にないため、ＡＬＵ９（加算機能）およびシフタ８を
使用して数クロックかけて計算を行わなければならな
い。しかし、プログラマブル論理回路部５を乗算器とし
てプログラムしておくと、外部メモリ１２に格納された
乗算命令は、このプログラマブル論理回路部５の部分を
使用して１クロックで実行することができるようになり
実行時間を短縮することができる。

【００３６】この際、プログラマブル論理回路部５とＣ
ＰＵ部であるデータパス部２および制御回路部３の間の
データ授受は双方向バスを用いて行われるほか、レジス
タファイル１０の一部レジスタとプログラマブル論理回
路部５内の一部論理構成部とを直接結ぶ専用線１８によ
っても行える。一連の制御は、制御回路部３で行われ、
それは制御線１９および２０を通して、プログラマブル
論理回路部５およびデータパス部２へ送られる。また、
プログラマブル論理回路部５の内部状態の検出も制御線
１９を用いて行われる。プログラマブル論理回路部５へ
のプログラムは、制御線２２を通してコンフィギュレー
ション回路部７から行われ、その契機は電源挿入時その
他の回路の初期設定時に外部信号２４または制御回路部
３からの信号が制御線２１から与えられる。

【００３７】次に、図３を参照してプログラマブル論理
回路部５の使用例を示す。図３はプログラマブル論理回
路部の使用例を示す図である。プログラマブル論理回路
部５には、クロック１およびクロック２という２系統の
クロックが供給され、図３に示すようにプログラマブル
論理回路部５０および５１というそれぞれ異なったクロ
ックで動作する回路をプログラムできる。そのため、２
ポートメモリ６をＦＩＦＯバッファとして使用して速度
調整を行う回路を構成することもできる。

【００３８】次に、図４を参照して演算種別累積器４を
説明する。図４は演算種別累積器４のブロック構成図で
ある。演算種別累積器４は、制御回路部３がロードした
演算を種別毎にある一定時間累算するとともにあらかじ
め設定しておいた値よりある累積値が大きくなったなら
それを制御回路部３に知らせる機能を持つ。制御回路部
３は、その結果を受けて制御線２１を通してコンフィギ
ュレーション回路部７に対して該当するハードウェアを
プログラマブル論理回路部５にプログラムするように命
令する。コンフィギュレーション回路部７は、コンフィ
ギュレーション用外部メモリ１３にあらかじめ蓄えられ
ているハードウェア情報または、制御回路部３がデータ
パス部２を用いて２ポートメモリ６上に動的に作成した
ハードウェア情報を読み込みプログラマブル論理回路部
５を所望の回路にプログラムする。コンフィギュレーシ
ョン回路部７は、プログラムが終了したらその旨を制御
線２１を用いて制御回路部３に知らせる。それ以降、制
御回路部３は、該当する演算をデータパス部２で行わ
ず、プログラマブル論理回路部５で行うように制御す
る。これにより、出現頻度が大きい演算を専用ハードウ
ェアで実行することになり処理速度が改善される。

【００３９】図４に演算種別累積器４の一構成例を示
す。命令実行毎に制御回路部３から出される信号はデコ
ーダ３２でデコードされ、カウンタ３３のうち該当する
演算のカウンタを１加算する。比較器３４はレジスタ３
６にセットされた値と各カウンタの値を比較し、レジス
タの値を超えたカウンタの番号を制御回路部３に出力す
る。カウンタ３３は、タイマ３５によって定期的に
“０”リセットされる。タイマ３５の時間設定およびレ
ジスタ３６の値の設定は、制御回路部３その他の外部か
ら行えるようになっている。

【００４０】また、演算種別累積器４は、個別の専用回
路としてではなく、図１のプログラマブル論理回路部５
の中に処理動作前にプログラムすることによっても実現
可能である。

【００４１】プログラマブル論理回路部５は、実現でき
る回路規模が有限である。実現する回路規模がプログラ
マブル論理回路部５の容量を越える場合は、図１および
図２に示すように拡張回路１４を接続できるように、デ
ータ処理装置１は接続用の外部ピンを接続パス部７０に
持っている。拡張回路１４は、２ポートメモリ１７、プ
ログラマブル論理回路部１５、およびコンフィギュレー
ション回路部１６からなり、それぞれデータ処理装置１
の２ポートメモリ６、プログラマブル論理回路部５、コ
ンフィギュレーション回路部７に等しい構造を持ち、制
御回路部３からも同様に見えるように各信号線は配線さ
れる。

【００４２】次に、図５および図６を参照して本発明実
施例装置の一動作例を説明する。図５および図６は本発
明実施例装置の一動作例を示す図である。図５に示す動
作例は、演算種別累積器４のカウンタ３３がカウントア
ップすることにより、プログラマブル論理回路部５にロ
ードされる機能が変更される動作例である。まず、プロ
グラマブル論理回路部５にメモリ（６または１３）から
機能Ａをロードする（Ｓ１）。そして、機能Ａが実行さ
れる（Ｓ２）。ここで、機能Ａの実行命令の回数が累積
計数値としてカウンタ３３に蓄積される。その累積計数
値がｂに達すると（Ｓ３）、プログラマブル論理回路部
５に機能Ａを捨て、メモリ（６または１３）から別の機
能Ｂがロードされる（Ｓ４）。そして、機能Ｂが実行さ
れる（Ｓ５）。続いて、機能Ｂの実行命令の回数が累積
計数値としてカウンタ３３に蓄積される。その累積計数
値がｃに達すると（Ｓ６）、プログラマブル論理回路部
５に機能Ｂを捨て、メモリ（６または１３）からさらに
別の機能Ｃがロードされる（Ｓ７）。このようにして、
演算種別累積器４のカウンタ３３がカウントアップする
ことにより、プログラマブル論理回路部５にロードされ
る機能が変更される。

【００４３】図６に示す動作例は、外部からの入力を待
って、機能が変更される動作例である。まず、プログラ
マブル論理回路部５に機能Ｄがロードされる（Ｓ１
１）。そして、機能Ｄが実行される（Ｓ１２）。機能Ｄ
は、ステップｄまで達すると停止する（Ｓ１３）。この
とき、例えば操作によりあるいは外のハードウエアの出
力により外部から命令が入力されると（Ｓ１４）、プロ
グラマブル論理回路部５は機能Ｄを捨て機能Ｅをロード
する（Ｓ１５）。そして、機能Ｅを実行する（Ｓ１
６）。

【００４４】

【発明の効果】以上説明したように、本発明によれば、
外部とのインタフェースを司る周辺回路を製造時ではな
く、使用開始直前にあるいは動作中に用途ごとに構成で
きる。本発明によれば、プログラマブル論理回路の内容
を動的に変更することにより、制御回路部のＣＰＵ機能
を助け、回路全体の処理能力を向上させることができ
る。ＣＰＵ機能とプログラマブル回路部を密に結合した
ことにより、ＣＰＵ機能の負荷を軽減するように動作時
にプログラマブル回路部を異なる機能を持つ回路として
プログラマブルし直せる。これにより、例えば乗算が多
い処理を実行する場合、専用乗算器を処理途中でプログ
ラマブル回路部に構成し、それを使用することによって
処理速度を動的に向上させることもできる。

【００４５】すなわち、本発明によれば、従来製造後の
変更が不可能であった周辺回路部分を変更可能な構成と
し、一つの構成で異なる用途に使用できるようにするこ
とにより、小さいハードウエアで多くの機能を実現する
ことができる。本発明では、少量多品種の品揃いに対応
することができるデータ処理装置を実現することができ
る。また、本発明によれば、より積極的に周辺回路部分
をＣＰＵ機能の負荷を軽減するように動的に変更できる
ようにし、全体の処理速度が改善できるデータ処理装置
を実現することができる。

【図面の簡単な説明】

【図１】本発明実施例装置のブロック構成図。

【図２】本発明実施例の全体構成図。

【図３】プログラマブル論理回路部の使用例を示す図。

【図４】演算種別累積器のブロック構成図。

【図５】本発明実施例装置の一動作例を示す図。

【図６】本発明実施例装置の一動作例を示す図。

【符号の説明】

１ データ処理装置 ２ データパス部 ３ 制御回路部 ４ 演算種別累積器 ５、１５、５０、５１ プログラマブル論理回路部 ６、１７ ２ポートメモリ ７、１６ コンフィギュレーション回路部 ８ シフタ ９ ＡＬＵ １０ レジスタファイル １１ デコーダ １２ 命令用外部メモリ １３ コンフィギュレーション用外部メモリ １４ 拡張回路 １８ 専用線 １９〜２２ 制御線 ２３、２４ 外部信号 ３２ デコーダ ３３ カウンタ ３４ 比較器 ３５ タイマ ３６ レジスタ ６０ 被制御装置 ７０ 接続パス部

フロントページの続き (56)参考文献 特開 平２−230480（ＪＰ，Ａ) 特開 平５−143284（ＪＰ，Ａ) 特開 平６−151597（ＪＰ，Ａ) 特開 昭57−132426（ＪＰ，Ａ) 特開 昭57−134759（ＪＰ，Ａ) 特開 昭57−90761（ＪＰ，Ａ) 特開 昭55−115143（ＪＰ，Ａ) 特開 平５−265748（ＪＰ，Ａ) 特開 平７−168802（ＪＰ，Ａ) 特開 平２−83678（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/177 G06F 15/78

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 制御回路部（３）と、この制御回路部
   と外部の被制御装置とを接続するデータパス部（２）
   と、このデータパス部を司り設定されたプログラムにし
   たがって論理回路動作を実行するプログラマブル論理回
   路部（５）とが一つのパッケージに実装されたデータ処
   理装置において、 前記プログラマブル論理回路部（５）は書換可能な素子
   により構成され、前記プログラマブル論理回路部（５）
   に接続されたメモリ（６、１３）を備え、 このメモリには前記プログラマブル論理回路部（５）の
   論理動作を変更するプログラムが保持され、 前記制御回路部（３）には、前記プログラマブル論理回
   路部（５）との間で前記データパス部（２）を介して実
   行される通信手段と、この通信手段によりそのプログラ
   マブル論理回路部に前記メモリの内容を選択してロード
   させる手段とを備え、 前記メモリは少なくともその一部が前記パッケージに内
   蔵された２ポートの内部メモリ（６）であり、 前記プログラマブル論理回路部（５）が論理的に二つに
   分割されて前記内部メモリ（６）の二つのポートにそれ
   ぞれ接続され、 前記内部メモリの少なくとも一部はデータ格納用に用い
   られ、 外部クロック入力端子を複数個備え、この複数の外部ク
   ロック入力端子には異なるクロック信号が入力され、前
   記プログラマブル論理回路部の一部がこの異なるクロッ
   ク信号に同期する ことを特徴とするデータ処理装置。
2. 【請求項２】 制御回路部（３）と、この制御回路部と
   外部の被制御装置とを接続するデータパス部（２）と、
   このデータパス部を司り設定されたプログラムにしたが
   って論理回路動作を実行するプログラマブル論理回路部
   （５）とが一つのパッケージに実装されたデータ処理装
   置において、 前記プログラマブル論理回路部（５）は書換可能な素子
   により構成され、前記プログラマブル論理回路部（５）
   に接続されたメモリ（６、１３）を備え、 このメモリには前記プログラマブル論理回路部（５）の
   論理動作を変更するプ ログラムが保持され、 前記制御回路部（３）には、前記プログラマブル論理回
   路部（５）との間で前記データパス部（２）を介して実
   行される通信手段と、この通信手段によりそのプログラ
   マブル論理回路部に前記メモリの内容を選択してロード
   させる手段とを備え、 前記制御回路部（３）が実行した命令を計数する累積器
   （４）が前記パッケージに内蔵され、前記制御回路部
   （３）はこの累積器（４）の計数値が所定値に達したと
   きに前記ロードさせる手段を起動する手段を含む ことを
   特徴とする データ処理装置。
3. 【請求項３】 制御回路部（３）と、この制御回路部と
   外部の被制御装置とを接続するデータパス部（２）と、
   このデータパス部を司り設定されたプログラムにしたが
   って論理回路動作を実行するプログラマブル論理回路部
   （５）とが一つのパッケージに実装されたデータ処理装
   置において、 前記プログラマブル論理回路部（５）は書換可能な素子
   により構成され、前記プログラマブル論理回路部（５）
   に接続されたメモリ（６、１３）を備え、 このメモリには前記プログラマブル論理回路部（５）の
   論理動作を変更するプログラムが保持され、 前記制御回路部（３）には、前記プログラマブル論理回
   路部（５）との間で前記データパス部（２）を介して実
   行される通信手段と、この通信手段によりそのプログラ
   マブル論理回路部に前記メモリの内容を選択してロード
   させる手段とを備え、 前記データパス部（２）と前記プログラマブル論理回路
   部（５）とが専用線（１８）によって直接接続され 、前記制御回路部（３）と前記プログラマブル論理回路部
   （５）とが制御線（１９）により直接接続された ことを
   特徴とする データ処理装置。
4. 【請求項４】 制御回路部（３）と、この制御回路部と
   外部の被制御装置とを接続するデータパス部（２）と、
   このデータパス部を司り設定されたプログラムにしたが
   って論理回路動作を実行するプログラマブル論理回路部
   （５）とが一つ のパッケージに実装されたデータ処理装
   置において、 前記プログラマブル論理回路部（５）は書換可能な素子
   により構成され、前記プログラマブル論理回路部（５）
   に接続されたメモリ（６、１３）を備え、 このメモリには前記プログラマブル論理回路部（５）の
   論理動作を変更するプログラムが保持され、 前記制御回路部（３）には、前記プログラマブル論理回
   路部（５）との間で前記データパス部（２）を介して実
   行される通信手段と、この通信手段によりそのプログラ
   マブル論理回路部に前記メモリの内容を選択してロード
   させる手段とを備え、 前記メモリは少なくともその一部が前記パッケージに内
   蔵された２ポートの内部メモリ（６）であり、 前記プログラマブル論理回路部（５）が論理的に二つに
   分割されて前記内部メモリ（６）の二つのポートにそれ
   ぞれ接続され、 前記内部メモリの少なくとも一部はデータ格納用に用い
   られ、 外部クロック入力端子を複数個備え、この複数の外部ク
   ロック入力端子には異なるクロック信号が入力され、前
   記プログラマブル論理回路部の一部がこの異なるクロッ
   ク信号に同期し、 前記制御回路部（３）が実行した命令を計数する累積器
   （４）が前記パッケージに内蔵され、前記制御回路部
   （３）はこの累積器（４）の計数値が所定値に達したと
   きに前記ロードさせる手段を起動する手段を含み、 前記データパス部（２）と前記プログラマブル論理回路
   部（５）とが専用線（１８）によって直接接続され 、前記制御回路部（３）と前記プログラマブル論理回路部
   （５）とが制御線（１９）により直接接続された ことを
   特徴とする データ処理装置。