JPH09190288A - Ａ／ｄ変換器のインタフェース回路 - Google Patents

Abstract

(57)【要約】 【課題】 変換対象に応じてＡ／Ｄ変換器の出力変換デ
ータの中から必要な変換データを選択取得できるＡ／Ｄ
変換器のインタフェース回路を提供する。 【解決手段】 Ａ／Ｄ変換器１のｎビットの変換データ
から上位ｍビット（ｎ＞ｍ）と下位ｍビットの何れか一
方のｍビット変換データを選択させる指令を出力する選
択切替手段２と、選択切替手段２の出力内容に応じてＡ
／Ｄ変換器１のｎビットの変換データから上位ｍビット
または下位ｍビットの変換データを選択し共通の端子へ
送出するデータ選択手段３ａとを備えたことを特徴とす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ａ／Ｄ変換器のイ
ンタフェース回路に係り、特にマイクロプロセッサに内
蔵されるＡ／Ｄ変換器に好適なＡ／Ｄ変換器のインタフ
ェース回路に関する。

【０００２】

【従来の技術】昨今、Ａ／Ｄ変換器を内蔵し、直接アナ
ログ量を入力できるマイクロプロセッサユニット（以下
「ＭＰＵ」と言う）が登場して来た。かかるＭＰＵは、
内蔵Ａ／Ｄ変換器で変換したディジタル量を直接ＭＰＵ
内でデータ処理できることから重宝されている。

【０００３】このようなＡ／Ｄ変換機能を備えたＭＰＵ
は、１６ビットのものが多いが、内蔵Ａ／Ｄ変換器に
は、分解能が８ビットまたは１０ビットものが使用され
る場合が多い。このうち、８ビットのＡ／Ｄ変換器の場
合は１６ビットＭＰＵとの整合性が良い。これは、１６
ビットＭＰＵは、８ビット単位でもデータ処理できるこ
とが多く、変換された８ビットの変換データをそのまま
のビット長で扱えるからである。

【０００４】従って、Ａ／Ｄ変換器が８ビットの場合
は、その８ビット変換データをＭＰＵの１６ビットデー
タバスの上位側８ビットまたは下位側８ビットに設定す
る。一方、１０ビットのＡ／Ｄ変換器の場合は、例えば
図４に示すように、Ａ／Ｄ変換器の１０ビットをＭＳＢ
（最上位ビット）からＬＳＢ（最下位ビット）にむかい
順に、D9、D8、D7、D6、D5、D4、D3、D2、D1、D0、とすれば、Ａ
／Ｄ変換器の１０ビットをそのＬＳＢをＭＰＵの１６ビ
ットデータバスのＬＳＢに合わせて設定するか（図４
（ａ））、逆にそのＭＳＢをＭＰＵの１６ビットデータ
バスのＭＳＢに合わせて設定する（図４（ｂ））ように
している。

【０００５】なお、Ａ／Ｄ変換機能を有するＭＰＵの中
には、複数のアナログ入力端子を備え、それらを切り換
えてＡ／Ｄ変換器に入力できるようにし、複数種類のア
ナログ電圧値をディジタル値に変換可能とするものも知
られている。

【０００６】

【発明が解決しようとする課題】ところで、実際のＡ／
Ｄ変換値を見た場合、変換データの全てが有用と言う訳
ではなく、変換対象によっては例えば１０ビットの変換
データのうち、ＭＳＢ側の上位２ビットまたはＬＳＢ側
の下位２ビットは変化せず、前者ではＬＳＢ側の下位８
ビット、後者ではＭＳＢ側の上位８ビットのみを問題と
すれば良い場合がある。

【０００７】かかる場合、１０ビットのＡ／Ｄ変換器を
内蔵する１６ビットＭＰＵでは、従来、シフト操作また
は回転操作によって、ＬＳＢ側の下位８ビットのみを問
題とする場合は図４（ａ）のように設定し、ＭＳＢ側の
上位８ビットのみを問題とする場合は図４（ｂ）のよう
に設定するようにしていた。このシフト操作や回転操作
は、必要外の処理であるので、従来では、データ処理が
煩雑化し、また処理時間が増加するという問題がある。

【０００８】本発明は、このような従来の問題を解決す
べく創作されたもので、その目的は、変換対象に応じて
Ａ／Ｄ変換器の出力変換データの中から必要な変換デー
タを選択取得できるＡ／Ｄ変換器のインタフェース回路
を提供することにある。

【０００９】

【課題を解決するための手段】前記目的を達成するため
に、本発明のＡ／Ｄ変換器のインタフェース回路は図１
乃至図２に示す如き構成を有する。

【００１０】請求項１に記載の発明は、Ａ／Ｄ変換器１
のｎビットの変換データから上位ｍビット（ｎ＞ｍ）と
下位ｍビットの何れか一方のｍビット変換データを選択
させる指令を出力する選択切替手段２と、選択切替手段
２の出力内容に応じてＡ／Ｄ変換器１のｎビットの変換
データから上位ｍビットまたは下位ｍビットの変換デー
タを選択し共通の端子へ送出するデータ選択手段３ａと
を備えたことを特徴とする。

【００１１】請求項２に記載の発明は、請求項１に記載
のＡ／Ｄ変換器のインタフェース回路において、Ａ／Ｄ
変換器１は、マイクロプロセッサに内蔵のものからな
り、共通の端子は、当該マイクロプロセッサ内の共通の
データバスからなることを特徴とする。請求項３に記載
の発明は、マイクロプロセッサ内のデータバスが、内蔵
Ａ／Ｄ変換器１の分解能ｎビットよりも大きいｓビット
で構成される場合において、Ａ／Ｄ変換器１のｎビット
の変換データから上位ｍビット（ｎ＞ｍ）と下位ｍビッ
トの何れか一方のｍビット変換データを選択させる指令
を出力する選択切替手段２と、選択切替手段２の出力内
容に応じてＡ／Ｄ変換器１のｎビットの変換データから
上位ｍビット（ｎ＞ｍ）または下位ｍビットのｍビット
変換データを選択し、それをマイクロプロセッサ内のｓ
ビットのデータバスの上位側または下位側へ送出するデ
ータ選択手段３ｂとを備えたことを特徴とする。

【００１２】請求項４に記載の発明は、請求項２または
請求項３に記載のＡ／Ｄ変換器のインタフェース回路に
おいて、選択切替手段２は、マイクロプロセッサ内のプ
ログラム設定可能な１ビットの記憶手段であることを特
徴とする。

【００１３】（作用）次に、前記の如く構成される本発
明のＡ／Ｄ変換器のインタフェース回路の作用を図１乃
至図２を参照して説明する。

【００１４】請求項１及び請求項２に記載の発明では、
図１において、選択切替手段２の出力内容に応じてデー
タ選択手段３ａがＡ／Ｄ変換器１のｎビットの変換デー
タから上位ｍビットまたは下位ｍビットの変換データを
選択し共通の端子または共通のデータバスへ送出する。

【００１５】請求項３に記載の発明では、図２におい
て、選択切替手段２の出力内容に応じてデータ選択手段
３ｂがＡ／Ｄ変換器１のｎビットの変換データから上位
ｍビットまたは下位ｍビットの変換データを選択し、上
位ｍビットの変換データをデータバスの上位側または
下位側へ送出し、下位ｍビットの変換データをデータ
バスの上位側または下位側へ送出する。

【００１６】従って、請求項１乃至請求項３に記載の発
明によれば、変換対象に応じてＡ／Ｄ変換器の出力変換
データの中から必要な変換データを選択取得できるＡ／
Ｄ変換器のインタフェース回路を提供できる。また、請
求項２及び請求項３に記載の発明によれば、変換対象に
応じてＡ／Ｄ変換器の出力変換データの中から必要な変
換データをデータバス上の所定位置に乗せることができ
るので、Ａ／Ｄ変換器を内蔵するマイクロプロセッサに
おいて従来のようなシフト操作や回転操作等の余分な処
理を不要にできるので、処理時間の短縮を図ることがで
きる。

【００１７】請求項４に記載の発明では、選択切替手段
２は、マイクロプロセッサ内のプログラム設定可能な１
ビットの記憶手段であるので、余分な処理の追加とはな
らず非常に簡便に設定できる。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。

【００１９】図３は、請求項１乃至請求項４に記載の発
明の実施の形態を示す図である。図３において、マルチ
プレクサ２１には、例えば受光素子出力、バッタリ電圧
値、ＣＣＤ出力等が入力する。このマルチプレクサ２１
の出力は、Ａ／Ｄ変換器２２に入力する。Ａ／Ｄ変換器
２２は、分解能が例えば１０ビットのものである。この
Ａ／Ｄ変換器２２の１０ビットの変換データ（D9、D8、D
7、D6、D5、D4、D3、D2、D1、D0)は、Ａ／Ｄ変換結果格納レジ
スタ（以下「ＡＤＣＲ」と言う）２３に並列入力する。

【００２０】４つのスイッチ２４、２５、２６、２７の
うち、スイッチ２４の８ビットのデータ入力端には、Ａ
ＤＣＲ２３の上位８ビットの出力端が接続され、スイッ
チ２６の８ビットのデータ入力端には、ＡＤＣＲ２３の
下位８ビットの出力端が接続され、スイッチ２５と２７
の８ビットのデータ入力端はそれぞれ接地される。ま
た、４つのスイッチ２４、２５、２６、２７のうち、ス
イッチ２４と２７の８ビットのデータ出力端は、マイク
ロプロセッサ内の１６ビットのデータバス（DB15からDB
0)の上位８ビット（DB15からDB8)にそれぞれ接続され、
スイッチ２５と２６の８ビットのデータ出力端は、マイ
クロプロセッサ内の１６ビットのデータバス（DB15から
DB0)の下位８ビット（DB7からDB0)にそれぞれ接続され
る。

【００２１】更に、４つのスイッチ２４、２５、２６、
２７のうち、スイッチ２４の制御入力端はＡＮＤゲート
２８の出力端に接続され、スイッチ２５の制御入力端は
ＡＮＤゲート２９の出力端に接続され、スイッチ２６の
制御入力端はＡＮＤゲート３０の出力端に接続され、ス
イッチ２７の制御入力端はＡＮＤゲート３１の出力端に
接続される。

【００２２】４つのＡＮＤゲート２８、２９、３０、３
１は、それぞれ、３入力のものである。ＡＮＤゲート２
８と２９では、３つ入力端のうち、２つの入力端は共通
接続され、そのうちの一方の共通接続端にはフリップフ
ロップ３２の正相出力（Ｑ出力）が印加され、他方の共
通接続端には読出信号パルス（以下「ＡＤＲＤ」と言
う）が外部から印加される。

【００２３】また、ＡＮＤゲート３０と３１では、３つ
入力端のうち、２つの入力端は共通接続され、そのうち
の一方の共通接続端にはフリップフロップ３２の逆相出
力（Ｑバー出力）が印加され、他方の共通接続端には読
出信号パルス（以下「ＡＤＲＤ」と言う）が外部から印
加される。そして、ＡＮＤゲート２８と３１の残りの１
つの入力端には上位８ビットを読み出す時に活性化する
パルス信号（以下「ＡＤＣＲ−Ｈ」と言う）外部から印
加され、ＡＮＤゲート２９と３０の残りの１つの入力端
には下位８ビットを読み出す時に活性化するパルス信号
（以下「ＡＤＣＲ−Ｌ」と言う）外部から印加される。

【００２４】フリップフロップ３２は、そのセット端Ｓ
にＭＳＢ詰め設定用のパルスが外部から印加され、その
リセット端ＲにＬＳＢ詰め設定用のパルスが外部から印
加される。以上の構成から、請求項１乃至請求項４に記
載の発明との対応関係は次のようになっている。Ａ／Ｄ
変換器１には同名のＡ／Ｄ変換器２２が対応し、選択切
替手段には４つのＡＮＤゲート２８〜３１とフリプフロ
ップ３２の全体が対応し、データ選択手段３ａ、３ｂに
は４つのスイッチ２４〜２７の全体が対応する。

【００２５】次に、図３を参照して請求項１乃至請求項
４に記載の発明の実施の形態の動作を説明する。本実施
の形態は、撮像装置に使用される１６ビットマイクロプ
ロセッサに内蔵のＡ／Ｄ変換器への適用例である。図３
において、マルチプレクサ２１は、受光素子出力、バッ
テリ電圧値、ディフォーカス量及びＣＣＤ出力の４つの
アナログ電圧値を切り換えてＡ／Ｄ変換器へ出力する。
Ａ／Ｄ変換器は、前述したように１０ビット分解能のも
ので、マルチプレクサ２１から入力するアナログ電圧値
を１０ビットのディジタル値へ変換する。このＡ／Ｄ変
換器の変換結果値はＡＤＣＲ２３にそのまま設定され
る。

【００２６】今、例えば１０ビットの変換データのう
ち、ＭＳＢ側の上位２ビット（D9、D8)は変化せず下位８
ビット(D7からD0)のみを問題とすれば良いとする変換対
象の場合には、フリップフロップ３２のリセット端Ｒに
外部からＬＳＢ詰め設定用のパルスが印加され、その逆
相出力端が“１”レベルとなり、３０と３１に印加され
る。

【００２７】そして、外部から例えばＡＮＤゲート３１
にＡＤＲＤとＡＤＣＲ−Ｈとが印加され、スイッチ２７
が閉成してデータバスの上位８ビットに“０”が設定さ
れる。次いで、外部からＡＮＤゲート３０にＡＤＲＤと
ＡＤＣＲ−Ｌとが印加され、スイッチ２６が閉成してデ
ータバスの下位８ビットにＡＤＣＲ２３の下位８ビット
（D7〜D0）の内容が設定される。

【００２８】同様に、１０ビットの変換データのうち、
ＬＳＢ側の下位２ビット（D1、D0)は変化せず上位８ビッ
ト(D9からD2)のみを問題とすれば良いとする変換対象の
場合には、フリップフロップ３２のセット端Ｓに外部か
らＭＳＢ詰め設定用のパルスが印加され、その正相出力
端が“１”レベルとなり、ＡＮＤゲート２８と２９に印
加される。

【００２９】そして、外部から例えばＡＮＤゲート２８
にＡＤＲＤとＡＤＣＲ−Ｈとが印加され、スイッチ２４
が閉成してデータバスの上位８ビットにＡＤＣＲ２３の
上位８ビット（D9〜D2）の内容が設定される。次いで、
外部からＡＮＤゲート２９にＡＤＲＤとＡＤＣＲ−Ｌと
が印加され、スイッチ２５が閉成してデータバスの下位
８ビットに“０”が設定される。

【００３０】ここに、マルチプレクサ２１からＡ／Ｄ変
換器に入力する変換対象のうち、どの変換対象が、ＭＳ
Ｂ側の上位２ビット（D9、D8)は変化せず下位８ビット(D
7からD0)のみを問題とすれば良いもので、またＬＳＢ側
の下位２ビット（D1、D0)は変化せず上位８ビット(D9か
らD2)のみを問題とすれば良いものかの区別は経験上取
得されもので、既知のものである。

【００３１】フリップフロップ３２のセット・リセット
の操作及びＡＤＲＤ、ＡＤＣＲ−Ｈ、ＡＤＣＲ−Ｌ等の
パルス発生操作は、当該マイクロプロセッサに用意され
たプログラムの実行で実現されるが、そのプログラム
は、変換対象の上述した特性を考慮して作成してあるの
で、上述した変換対象毎の選択動作はマルチプレクサ２
１が変換対象を切替選択する動作と連動して自動的に実
行される。

【００３２】なお、以上説明した実施の形態では、１０
ビットの変換データのうちの上位８ビットを１６ビット
データバスの上位８ビットに設定し、１０ビットの変換
データのうちの下位８ビットを１６ビットデータバスの
下位８ビットとに設定したが、変換データがどのバスに
乗るかはマイクロプセッサ側では予め既知であるので、
上述した動作とは逆の動作であっても良く、また、デー
タバスの上位側８ビットのみ、下位側８ビットのみを共
通のデータバスとして使用しても良いことは勿論であ
る。

【００３３】また、以上の説明から、本発明は、独立し
た製品としてのＡ／Ｄ変換器のインタフェース回路とし
て適用できることも容易に推察できる。

【００３４】

【発明の効果】以上説明したように、請求項１乃至請求
項３に記載の発明によれば、Ａ／Ｄ変換器のｎビット変
換データから上位ｍビットまたは下位ｍビットの変換デ
ータを選択出力できるので、変換対象に応じてＡ／Ｄ変
換器の出力変換データの中から必要な変換データを選択
取得できるＡ／Ｄ変換器のインタフェース回路を提供で
きる。

【００３５】特に、請求項２及び請求項３に記載の発明
によれば、従来のようなシフト操作や回転操作等の余分
な処理によらず変換対象に応じてＡ／Ｄ変換器の出力変
換データの中から必要な変換データをデータバス上の所
定位置に乗せることができるので、データ処理上のフレ
キシビリティが向上し、用途に合わせたデータ処理が容
易となる。

【００３６】また、請求項４に記載の発明では、マイク
ロプロセッサ内のプログラム設定可能なビットの記憶手
段であるので、余分な処理の追加とはならず非常に簡便
に設定できる。従って、請求項２乃至請求項４に記載の
発明によれば、マイクロプロセッサに内蔵のＡ／Ｄ変換
器に好適なＡ／Ｄ変換器のインタフェース回路を提供で
きる。

【図面の簡単な説明】

【図１】請求項１及び請求項２に記載の発明の原理ブロ
ック図である。

【図２】請求項３に記載の発明の原理ブロック図であ
る。

【図３】請求項１乃至請求項４に記載の発明の実施の実
施の形態を示す図である。

【図４】従来のＡ／Ｄ変換結果の設定方式を示し、
（ａ）はＬＳＢ側への設定方式、（ｂ）はＭＳＢ側への
設定方式を示す図である。

【符号の説明】

１ Ａ／Ｄ変換器 ２ 選択切替手段 ３ａ、３ｂ データ選択手段 ２１ マルチプレクサ ２２ Ａ／Ｄ変換器 ２３ Ａ／Ｄ変換結果格納レジスタ（ＡＤＣＲ） ２４、２５、２６、２７ スイッチ ２８、２９、３０、３１ ＡＮＤゲート ３２ フリップフロップ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 Ａ／Ｄ変換器のｎビットの変換データか
   ら上位ｍビット（ｎ＞ｍ）と下位ｍビットの何れか一方
   のｍビット変換データを選択させる指令を出力する選択
   切替手段と、 前記選択切替手段の出力内容に応じて前記Ａ／Ｄ変換器
   のｎビットの変換データから上位ｍビットまたは下位ｍ
   ビットの変換データを選択し共通の端子へ送出するデー
   タ選択手段とを備えたことを特徴とするＡ／Ｄ変換器の
   インタフェース回路。
2. 【請求項２】 請求項１に記載のＡ／Ｄ変換器のインタ
   フェース回路において、 前記Ａ／Ｄ変換器は、マイクロプロセッサに内蔵のもの
   からなり、 前記共通の端子は、当該マイクロプロセッサ内の共通の
   データバスからなることを特徴とするＡ／Ｄ変換器のイ
   ンタフェース回路。
3. 【請求項３】 マイクロプロセッサ内のデータバスが、
   内蔵Ａ／Ｄ変換器の分解能ｎビットよりも大きいｓビッ
   トで構成される場合において、 前記Ａ／Ｄ変換器のｎビットの変換データから上位ｍビ
   ット（ｎ＞ｍ）と下位ｍビットの何れか一方のｍビット
   変換データを選択させる指令を出力する選択切替手段
   と、 前記選択切替手段の出力内容に応じて前記Ａ／Ｄ変換器
   のｎビットの変換データから上位ｍビット（ｎ＞ｍ）ま
   たは下位ｍビットのｍビット変換データを選択し、それ
   をマイクロプロセッサ内のｓビットのデータバスの上位
   側または下位側へ送出するデータ選択手段とを備えたこ
   とを特徴とするＡ／Ｄ変換器のインタフェース回路。
4. 【請求項４】 請求項２または請求項３に記載のＡ／Ｄ
   変換器のインタフェース回路において、 前記選択切替手段は、マイクロプロセッサ内のプログラ
   ム設定可能な１ビットの記憶手段であることを特徴とす
   るＡ／Ｄ変換器のインタフェース回路。