JP3486718B2

JP3486718B2 - シングルチップマイクロコンピュータ

Info

Publication number: JP3486718B2
Application number: JP14070093A
Authority: JP
Inventors: 正信川村; 博之木田; 誠司鎌田; 敏幸東條; 剛大久保; 浩幸松浦; 直樹屋鋪; 信雄芝崎
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1992-06-30
Filing date: 1993-06-11
Publication date: 2004-01-13
Anticipated expiration: 2019-01-13
Also published as: US5524087A; DE69330730D1; US5418734A; EP0576994A1; JPH06125249A; DE69330730T2; KR940006347A; EP0576994B1; TW361012B

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、正弦波、三角波、台形
波等の任意の波形および任意の周波数を有するトーン信
号の信号波形を形成する波形形成回路に適用して特に有
効な技術に関し、例えば通信制御用トーン発生回路（ト
ーン信号波形形成回路）を備えたシングルチップ・マイ
クロコンピュータに利用して有効な技術に関する。

【０００２】

【従来の技術】従来、特定の周波数の擬似正弦波を出力
するトーン発生回路としては、例えばセイコー電子工業
（株）製トーンジェネレータＳ−７１１６Ａがある。こ
のトーンジェネレータはプログラムカウンタ、ジョンソ
ンカウンタ、レジスタラダーネットワーク等のハードウ
ェアで構成され、５ビットのデジタル／アナログ・コン
バータによる擬似正弦波トーンを出力する。このトーン
ジェネレータは、６個のプログラム信号の入力端子を備
え、６７Ｈｚ〜２９７５Ｈｚの５７種類の周波数の擬似
正弦波を出力可能に構成されている。上記トーンジェネ
レータに関しては、セイコー電子工業（株）発行、「エ
レクトロニックコンポーネンツ（ＥＬＥＣＴＲＯＮＩＣ
ＣＯＭＰＯＮＥＮＴＳ）」のトーンジェネレータＳ−
７１１６Ａの項に記載されている。

【０００３】また、階段波の各電圧レベルを記憶し、ま
たは階段波の各電圧レベルを切り換えるタイミングを設
定するためのカウンタのカウント値を格納するＲＯＭ
（リード・オンリ・メモリ）を備え、ＲＯＭに格納され
た情報に基づいての内容を変更することで周波数の異な
る信号を出力可能にしたパイロット信号発生装置に関す
る発明がある（特開昭６３−２３７２４８号）。また、
他の先願として、特開昭５７−６９９０４号や特開昭６
１−１０８２１８号、特開平１−２１８２０８号、特開
平１−２３８２６４号、特開平３−６５０５９号等があ
る。このうち、特開昭５７−６９９０４号は、階段状正
弦波を発生するためのトーン信号発生回路を開示してい
る。上記階段状正弦波を構成する電圧のレベル変化量は
可変に制御される。

【０００４】また、特開昭６１−１０８２１８号は、抵
抗値の等しい複数の抵抗が２つの電源端子間に直列接続
された抵抗ラダーと、この抵抗ラダーの結合点の電圧が
非直線的に分布するように制御するための回路とによっ
て構成され、任意の波形を設定可能な信号発生装置を開
示している。特開平１−２１８２０８号は、カウンタの
値に応じて２つの電源端子間に直列接続された抵抗ラダ
ーととの結合点を切り換えることにより擬似正弦波を形
成する技術を開示している。特開平１−２３８２６４号
は、所定のトーンデータを出力するトーンデータ出力手
段と、トーンデータに所定の減衰量を与えるトーン減衰
量処理手段と、所定の減衰量を周期的に変化させる減衰
量データ可変手段とを備えたトーン発生装置を開示して
いる。特開平３−６５０５９号は、複数の直流電源を順
次切り換えて正弦波の波形に従った階段波形信号を発生
させる直流電力・交流電力変換装置を開示している。

【０００５】

【発明が解決しようとする課題】本発明者等は、無線機
等の通信機器を制御するための通信制御用トーン発生回
路（トーン信号波形形成回路またはパルス発生回路）を
内蔵したシングルチップ・マイクロコンピュータを開発
するため、トーン発生回路の形式について検討を行なっ
た。その結果、以下に述べるような不都合があることが
本発明者らによって明らかにされた。すなわち、複数の
制御を行うシングルチップ・マイクロコンピュータにあ
っては、半導体チップに設けることができる外部端子数
が制限されるという理由により、トーン発生回路用に外
部端子を数多く割り当てることができない。そのため、
発生させたいトーン信号波形の種類を設定するためのプ
ログラム酔うの外部端子を数多く必要とする上述した従
来のトーンジェネレータをそのままシングルチップ・マ
イクロコンピュータに搭載することは困難であることが
分かった。また、上述したトーンジェネレータは、出力
可能な波形の形状および周波数が制限されてしまうた
め、汎用性、拡張性に欠けるということが分かった。

【０００６】本発明の目的は、出力波形（正弦波、三角
波、台形波等）の形状を制御でき、かつ任意の周波数の
波形信号を形成することができる波形形成回路を提供す
ることにある。本発明の他の目的は、シングルチップ・
マイクロコンピュータに内蔵させることが可能な波形形
成回路を提供することにある。この発明の前記ならびに
そのほかの目的と新規な特徴については、本明細書の記
述および添附図面から明らかになるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、請求項１の発明は、外部端子
（ＴＯＮＥＭ）と、中央処理装置（１０１）と、波形成
形回路（１１０）とを含むシングルチップマイクロコン
ピュータであって、上記波形成形回路は、アドレス発生
回路（１２０）と、上記外部端子へ出力されるべき出力
波形の波形情報を表す複数ビットのデータを格納し、上
記アドレス発生回路からのアクセスに応答して、所定デ
ータを出力し、且つ、所望の出力波形を得るために上記
波形情報は上記中央処理装置によって変更可能にされる
メモリ（１２１）と、第１クロック信号（φ１）を受
け、上記第１クロック信号を所定数まで計数する毎に、
パルス信号（φａ）を発生する第１カウンター（１１
４）と、上記メモリから出力されたデータに基づいて、
上記外部端子へ出力されるべきアナログ電圧信号を発生
する変換回路（１２２，１２３，１２４）とを含み、上
記アドレス発生回路は、上記第１パルスを所定回数受け
た場合に上記メモリにアクセスするようにしたものであ
る。請求項２の発明は、請求項１記載のシングルチップ
マイクロコンピュータにおいて、上記メモリ（１２１）
は、上記アドレス発生回路（１２０）から供給されるア
ドレス信号をデコードする第１デコード回路（Ｂ−ＤＥ
Ｃ）と、上記中央処理装置から供給されるアドレス信号
をデコードする第２デコード回路（Ｃ−ＤＥＣ）と、を
含むようにしたものである。請求項３の発明は、請求項
２記載のシングルチップマイクロコンピュータにおい
て、さらに、上記中央処理装置（１０１）と上記第２デ
コード回路（Ｃ−ＤＥＣ）とに結合されたアドレスバス
（１０７）と、上記中央処理装置（１０１）と上記メモ
リ（１２１）とに結合されたデータバス（１０８）と、
を含むようにしたものである。請求項４の発明は、請求
項３記載のシングルチップマイクロコンピュータにおい
て、上記メモリ（１２１）内の各メモリセルは、上記第
１デコード回路（Ｂ−ＤＥＣ）からの第１選択信号（φ
ｓ）及び上記第２デコード回路（Ｃ−ＤＥＣ）からの第
２選択信号（Ｗ・ＡＤＤＲ）を受けるようにされると共
に、上記データバス（１０８）に結合されたデータ入力
端子と、上記変換回路（１２２，１２３，１２４）の入
力に結合されたデータ出力端子とを有するようにしたも
のである。請求項５の発明は、請求項４記載のシングル
チップマイクロコンピュータにおいて、さらに、上記メ
モリ（１２１）の有効データ範囲を指定し、かつ、出力
波形の１周期を指定するための値が設定されるレジスタ
（１１９）を、含み、上記アドレス発生回路（１２０）
は、上記レジスタ（１１９）によって指定される１周期
のうちの半周期毎に、割り込み信号（ＩＲＱ）を上記中
央処理装置（１０１）へ発生する手段を含み、上記中央
処理装置は、上記割り込み信号（ＩＲＱ）の受領に応答
して、上記メモリ（１２１）の有効データ範囲内の上記
アドレス発生回路（１２０）によってアクセスされてい
ない半分の領域に格納される出力波形の波形情報を表す
複数ビットのデータのデータを書き換えるようにしたも
のである。請求項６の発明は、請求項５記載のシングル
チップマイクロコンピュータにおいて、さらに、上記ア
ドレスバス（１０７）と上記データバス（１０８）とに
結合され、上記メモリ（１２１）に格納されるべき出力
波形の波形情報を表す複数ビットのデータを記憶する第
２メモリ（１０４）を含み、上記中央処理装置は、上記
割り込み信号（ＩＲＱ）に応答して、上記第２メモリ
（１０４）に記憶された出力波形の波形情報を表す複数
ビットのデータの内の所望ビット数のデータを上記メモ
リ（１２１）へ書き込むようにしたものである。請求項
７の発明は、請求項５記載のシングルチップマイクロコ
ンピュータにおいて、上記レジスタ（１１９）は、上記
アドレスバス（１０７）及び上記データバス（１０８）
に結合され、上記中央処理装置は、上記アドレスバス及
び上記データバスを用いて、上記レジスタ（１１９）へ
上記値を設定するようにしたものである。請求項８の発
明は、請求項６記載のシングルチップマイクロコンピュ
ータにおいて、上記メモリ（１２１）は、ランダムアク
セスメモリであり、上記第２メモリ（１０４）は、リー
ドオンリメモリであることを限定したものである。

【０００８】さらに、請求項９の発明は、請求項３記載
のシングルチップマイクロコンピュータにおいて、上記
波形成形回路（１１０）は、さらに、第２クロック信号
（φ２）を受け、上記第２クロック信号を所定数まで計
数する毎に、信号を発生する第２カウンター（１１６）
と、上記第１および第２カウンターの動作を制御するカ
ウンター制御回路（２３６，ＡＮＤ，Ｆ／Ｆ）と、を含
み、上記変換回路は、さらに、上記パルス信号φａ）の
受領に応答して、上記メモリ（１２１）からの所定ビッ
ト数のデータを1ビットずつ出力するシフトレジスタ
（１２２）と、上記シフトレジスタの出力を受け、上記
シフトレジスタの出力に基づいて変更される所定ビット
のディジタル値を出力するディジタル制御回路（１２
３：２３１，２３２，２３３，２３４）と、上記ディジ
タル値を受け、上記外部端子へ上記ディジタル値を表わ
す上記アナログ電圧信号を出力するディジタル−アナロ
グ変換回路（１２４）と、を含み、上記カウンター制御
回路（２３６，ＡＮＤ，Ｆ／Ｆ）は、上記ディジタル値
を受けるように結合され、上記ディジタル値が所定値か
否かを検査し、かつ、その検査結果に応答して、上記第
１カウンター（１１４）の動作を停止させ、かつ、上記
第２カウンター（１１６）の動作を開始させ、その後、
上記第２カウンターの信号に応答して、上記第２カウン
ターの動作を停止させ、その変わりに上記第１カウンタ
ーの動作を開始させるように、上記第１および第２カウ
ンターの動作を制御するようにしたものである。請求項
１０の発明は、請求項９記載のシングルチップマイクロ
コンピュータにおいて、上記波形成形回路（１１０）
は、さらに、上記第１カウンター（１１４）によって計
数される上記第１クロック信号（φ１）の上記所定数を
表わす第１値を格納する第1レジスター（１１２）と、
上記第２カウンター（１１６）によって計数される上記
第２クロック信号（φ２）の上記所定数を表わす第２値
を格納する第２レジスター（１１７）と、を含むように
したものである。請求項１１の発明は、請求項１０記載
のシングルチップマイクロコンピュータにおいて、上記
波形成形回路内の上記第１乃至第２レジスター（１１
２，１１７）は、上記アドレスバスとデータバスとにそ
れぞれ結合され、上記中央処理装置によって、上記第１
値乃至第２値がそれぞれ書き込まれるようにしたもので
ある。請求項１２の発明は、請求項１１記載のシングル
チップマイクロコンピュータにおいて、上記波形成形回
路は、さらに、基準クロック信号（φ０）を受け、上記
基準クロック信号を所定分周比で分周して上記第１クロ
ック信号（φ１）を形成し、上記第１カウンター（１１
４）へ上記第１クロック信号を供給する第１プリスケー
ラ（１１３）と、上記基準クロック信号を受け、上記基
準クロック信号を所定分周比で分周して上記第２クロッ
ク信号（φ２）を形成し、上記第２カウンター（１１
６）へ上記第２クロック信号を供給する第２プリスケー
ラ（１１５）と、上記第１乃至第２プリスケーラに結合
され、上記第１プリスケーラの所定分周比を表わす第１
制御データ、および、上記第２プリスケーラの所定分周
比を表わす第２制御データを出力する制御回路（１１
１）と、を含むようにしたものである。請求項１３の発
明は、請求項１２記載のシングルチップマイクロコンピ
ュータにおいて、さらに、上記メモリ（１２１）の有効
データ範囲を指定し、かつ、出力波形の１周期を指定す
るための値が設定されるレジスタ（１１９）を、含み、
上記アドレス発生回路（１２０）は、上記レジスタ（１
１９）によって指定される１周期のうちの半周期毎に、
割り込み信号（ＩＲＱ）を上記中央処理装置（１０１）
へ発生する手段を含み、上記中央処理装置は、上記割り
込み信号の受領に応答して、上記メモリ（１２１）の有
効データ範囲内の上記アドレス発生回路（１２０）によ
ってアクセスされていない半分の領域に格納される出力
波形の波形情報を表す複数ビットのデータのデータを書
き換えるようにしたものである。請求項１４の発明は、
請求項１３記載のシングルチップマイクロコンピュータ
において、さらに、上記アドレスバスと上記データバス
とに結合され、上記メモリ（１２１）に格納されるべき
出力波形の波形情報を表す複数ビットのデータを記憶す
る第２メモリ（１０４）を含み、上記中央処理装置は、
上記割り込み信号に応答して、上記第２メモリ（１０
４）に記憶された出力波形の波形情報を表す複数ビット
のデータの内の所望ビット数のデータを上記メモリ（１
２１）へ書き込むようにしたものである。請求項１５の
発明は、請求項１３記載のシングルチップマイクロコン
ピュータにおいて、上記レジスタ（１１９）は、上記ア
ドレスバス及び上記データバスに結合され、上記中央処
理装置は、上記アドレスバス及び上記データバスを用い
て、上記レジスタ（１１９）へ上記値を設定するように
したものである。請求項１６の発明は、請求項１４記載
のシングルチップマイクロコンピュータにおいて、上記
メモリ（１２１）は、ランダムアクセスメモリであり、
上記第２メモリ（１０４）は、リードオンリメモリであ
ることを限定したものである。請求項１７の発明は、請
求項９記載のシングルチップマイクロコンピュータにお
いて、上記ディジタル制御回路（１２３）は、上記アナ
ログ−ディジタル変換回路（１２４）へ供給されるべき
上記ディジタル値を保持するラッチ回路（２３４）と、
上記ラッチ回路からのディジタル値を受け、上記シフト
レジスタ（１２２）の第１レベル（＝“１”）の出力信
号に応答して、インクリメントされたディジタル値をそ
の出力へ供給するインクリメント回路（２３１）と、上
記ラッチ回路（２３４）からのディジタル値を受け、上
記シフトレジスタ（１２２）の第1レベルの出力信号に
応答して、デクリメントされたディジタル値をその出力
へ供給するデクリメント回路（２３２）と、上記インク
リメント回路およびデクリメント回路の出力に結合さ
れ、カウンタ制御回路（２３６，ＡＮＤ，Ｆ／Ｆ）の検
査結果に応答し、上記ラッチ回路（２３４）に格納され
たディジタル値を更新するために、上記インクリメント
されたディジタル値と上記デクリメントされたディジタ
ル値といずれか一方を上記ラッチ回路（２３４）へ選択
的に供給するマルチプレクサ（２３３）とを含み、上記
インクリメント回路および上記デクリメント回路が上記
シフトレジスタ（１２２）の第２レベル（＝“０”）の
出力信号を受けたとき、上記ラッチ回路（２３４）に格
納されたディジタル値はそのまま維持されるようにした
ものである。

【０００９】

【作用】上記した手段によれば、波形成形回路が、アド
レス発生回路（１２０）と、出力波形の波形情報を表す
複数ビットのデータを格納するメモリ（１２１）と、該
メモリから出力されたデータに基づいて出力アナログ電
圧信号を発生する回路（１２２，１２３，１２４）とを
含むとともに、上記波形成形回路は中央処理装置（ＣＰ
Ｕ）と共にシングルチップマイクロコンピュータ内に形
成され、上記メモリ内の波形情報は上記中央処理装置に
よって変更可能にされるているので、任意の形状および
任意の周波数の波形信号をシングルチップマイクロコン
ピュータから出力させることが可能となる。言い換える
ならば、シングルチップマイクロコンピュータに波形形
状制御のための専用の端子を設けることなく、シングル
チップマイクロコンピュータから任意の形状および任意
の周波数の波形信号を出力させることが可能となる。

【００１０】

【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。図１は、本発明に係る波形形成回路を利用
したトーン信号波形形成回路（以下、マルチトーン発生
回路と称す）および他の周辺機能を内蔵したシングルチ
ップマイクロコンピュータの全体のシステム構成例を示
すブロック図である。なお、特に制限されないが、図中
一点鎖線で囲まれたシングルチップ・マイクロコンピュ
ータ１００は単結晶シリコン基板のような一個の半導体
チップ上において形成される。図１において、マイクロ
コンピュータ１００は、中央演算処理装置（以下、ＣＰ
Ｕと称す）１０１と、該ＣＰＵの動作プログラムなどを
格納するＲＯＭ（リード・オンリ・メモリ）１０４、上
記ＣＰＵの作業領域とされるＲＡＭ（ランダム・アクセ
ス・メモリ）１０５、タイマやシリアルコミュニケショ
ーンインタフェース等の周辺回路１０６、マルチトーン
発生回路１１０、入出力ポート１０９およびクロックジ
ェネレータ１３０等により構成されている。上記ＣＰＵ
と、クロックジェネレータ１３０以外回路ブロック１０
４，１０５，１０６および１０９とは、アドレスバス１
０７およびデータバス１０８によって互いに接続されて
いる。

【００１１】上記入出力ポート１０９は、外部端子１０
２を介して、マイクロコンピュータ１００とこれに接続
されるべき外部装置との間で、データの送受信を行なう
ために設けられる。また、マルチトーン発生回路１１０
は、トーン信号を出力ための外部端子ＴＯＮＥＭを介し
て、マイクロコンピュータ１００の外部にトーン信号波
形を出力する。なお、ＣＰＵ１０１からＲＯＭ１０４、
ＲＡＭ１０５、周辺回路１０６およびマルチトーン発生
回路１１０に対しては、コントロール信号線群１０３を
介してリード／ライト制御信号のような制御信号が供給
される。さらに、特に制限されないが、マイクロコンピ
ュータ１００には、ＣＰＵ１０１およひトーン信号波形
形成回路１１０などの動作タイミングの基本となる基準
クロック信号φ₀を発生するクロックジェネレータ１３
０が内蔵されている。クロックジェネレータ１３０は、
マイクロコンピュータ１００の外部に設けられた水晶発
振子またはセラミック発振子などの発振子ＸＴＡＬに○
印で示された外部端子を介して結合され、上記基準クロ
ック信号φ₀を出力するようになっている。

【００１２】図２には上記マルチトーン発生回路１１０
の一実施例の構成が示されている。なお、本発明におけ
るマルチトーン発生回路１１０し、複数のトーン信号を
同時に出力可能な回路を意味するものではない。すなわ
ち、本発明のマルチトーン発生回路は、複数種類のトー
ン信号を出力可能であるけれども、出力されているトー
ン信号は、ある時間を見た場合、一種類であるような回
路を意味している。この実施例のマルチトーン発生回路
１１０は、マルチトーン・コントロール・レジスタ１１
１、フレームレジスタ１１２、プリスケーラ１１３，１
１５、フレームカウンタ１１４、微調整カウンタ１１
６、微調整レジスタ１１７、初期レベルレジスタ１１
８、有効ビット長レジスタ１１９、ビットカウンタ１２
０、出力すべき波形の形状情報を記憶するための記憶手
段としてのランダム・アクセス・メモリ（以下、ＭＴＧ
ＲＡＭと称す）１２１、シフトレジスタ１２２、デジタ
ル演算手段としてのインクリメント／デクリメント回路
１２３、デジタル／アナログ（Ｄ／ＡまたはＤ−Ａ）変
換回路１２４、比較回路ＣＭＰ、ＲＳフリップフロップ
Ｆ／Ｆおよびアンド回路ＡＮＤ等から構成されている。
なお、シフトレジスタ１２２およびインクリメント／デ
クリメント回路１２３は、デジタタル値制御手段とみな
される。

【００１３】上記プリスケーラ１１３，１１５には、上
記クロックジェネレータ１３０から出力される基準クロ
ック信号φ₀が供給される。また、上記各レジスタ１１
１，１１２，１１７，１１９およびＭＴＧＲＡＭ１２１
は、アドレスバス１０７、データバス１０８およびコン
トロール信号線群１０３を介してＣＰＵ１０１により、
その内部保持情報が設定あるいは書き替えられる。すな
わち、これらの回路１１１、１１２、１１７、１１９お
よび１２１のそれぞれは、ＣＰＵ１０１のアドレス空間
内の所定のアドレスが割り当てられており、ＣＰＵ１０
１の出力するアドレス信号によって、択一的にアクセス
可能にされている。

【００１４】上記レジスタのうちマルチトーン・コント
ロール・レジスタ１１１には、以下のような制御情報が
設定される制御ビットが含まれている。すなわち、レジ
スタ１１１は、Ｄ−Ａ変換回路１２４に対して出力端子
ＴＯＮＥＭからトーン信号を出力させるか否か指定する
制御情報を設定するための制御ビット、マルチトーン発
生回路１１０を動作させるか否か指定する制御情報を設
定するための制御ビット、マルチトーン発生回路１１０
の動作開始時におけるレベル変化方向すなわちインクリ
メント／デクリメント回路１２３のアップ／ダウン方向
を指定する制御情報を設定するための制御ビットおよび
フレームカウンタ１１４と微調整カウンタ１１６のプリ
スケーラ１１３、１１５から出力されるクロックの指定
すなわち基準クロック信号φ₀の周波数を何分の１に分
周して次段のフレームカウンタ１１４と微調整カウンタ
１１６に送出するかを選択する制御情報を設定するため
の制御ビットを含み、各制御ビットの状態は上記ＣＰＵ
１０１によって決定される。つまり、各制御ビットのク
リア状態“０”またはセット状態“１”が、実施例ＣＰ
Ｕ１０１によって設定される。

【００１５】一方、上記フレームレジスタ１１２には、
フレームカウンタ１１４によって計数されるべきカウン
タ値がＣＰＵ１０１によって設定される。また、微調整
レジスタ１１７には、微調整カウンタ１１６によって計
数されるべきカウンタ値がＣＰＵ１０１によって設定さ
れる。さらに、初期レベルレジスタ１１８には、トーン
出力開始時におけるトーン信号の初期出力レベルがＣＰ
Ｕ１０１によって設定される。この初期レベルレジスタ
１１８に設定されている値が、マルチトーン発生回路１
１０の動作開始時にインクリメント／デクリメント回路
１２３を介してＤ−Ａ変換回路１２４に供給されてデジ
タル／アナログ変換され、出力端子ＴＯＮＥＭから初期
電圧が出力される。

【００１６】ＭＴＧＲＡＭ１２１は、トーン信号の出力
波形の変化を制御するための形状情報とされるビットパ
ターン（特に制限されないが、例えば１周期分の波形の
形状情報）を記憶するためのメモリ手段とされる。この
実施例では、特に制限されないが、ＭＴＧＲＡＭ１２１
は最大で１２８ビットすなわち１６バイトのビットパタ
ーンを記憶可能な容量を持つように構成されている。す
なわち、ＭＴＧＲＡＭ１２１は、１２８ビットのリード
／ライト可能なメモリセルを含む。なお、ＣＰＵのアド
レス空間において、ＭＴＧＲＡＭ１２１の各１バイトの
ビットパターンは、１つのアドレスに割り当てられるよ
うにされており、ＭＴＧＲＡＭ１２１は全体として１６
個のアドレスが割り当てられている。

【００１７】上記ＭＴＧＲＡＭ１２１は、前述のよう
に、ＣＰＵ１０１のアドレス空間内のアドレスによって
指示可能にされており、上記ビットパターンは、ＣＰＵ
１０１によって書き込まれる。上記ビットパターンは、
図１に示されたＲＯＭ１０４に格納された出力波形デー
タに基づいている。従って、ＭＴＧＲＡＭ１２１にビッ
トパターンを書き込む場合、次のようにＣＰＵ１０１は
動作する。すなわち、先ずＣＰＵ１０１は、ＲＯＭ１０
４の出力波形データ（例えば１２８ビット）の先頭の８
ビットデータに対応するアドレス信号をアドレスバス１
０７に出力するときに、リード信号を制御信号線１０３
に出力する。その結果、上記ＲＯＭ１０４は対応する８
ビットのデータバス１０８に出力することになる。

【００１８】次に、ＣＰＵ１０１は、ＭＴＧＲＡＭ１２
１の先頭アドレスに対応するアドレス信号をアドレスバ
ス１０７に出力するとともに、ライト信号を制御信号線
１０３に出力する。それによって、ＭＴＧＲＡＭ１２１
の先頭アドレスがＣＰＵ１０１によってアクセスされ
て、ＲＯＭ１０４から読みだされた８ビットのデータが
ＭＴＧＲＡＭ１２１の先頭アドレスに書き込まれる。こ
のような動作が繰返し行なわれ、ＲＯＭ１０４内の出力
波形データの全てがＭＴＧＲＡＭ１２１に書き込まれ
る。なお、ＲＯＭ１０４内の出力波形データは、例えば
１周期分のデータとされる。従って、ＲＯＭ１０４内に
複数の出力波形データが格納されている場合、所望の１
つの出力波形に対応する出力波形データがＭＴＧＲＡＭ
１２１に書き込まれることになる。

【００１９】一方、ＭＴＧＲＡＭ１２１に設定されたビ
ットパターンは、ビットカウンタ１２０によって読み出
される。すなわち、ＭＴＧＲＡＭ１２１は、アドレス発
生回路とされるビットカウンタ１２０が出力するアドレ
ス信号によってもアクセスされる。すなわち、ＭＴＧＲ
ＡＭ１２１は、ビットカウンタ１２０から出力されたア
ドレス信号によって１バイトのビットパターンを出力す
るようにされ、その読みだされた１バイトのビットパタ
ーンは、シフトレジスタ１２２に転送される。ビットカ
ウンタ１２０は、フレームカウンタ１１４がシフトレジ
スタ１２２に保持された総計数値情報の示す計数値をカ
ウントする度にフレームカウンタ１１４から出力される
パルス信号φａを受け、パルス信号φａの数をカウント
する。

【００２０】ビットカウンタ１２０は、その計数値が予
め設定された所定の回数（例えば８回）だけ変化する毎
に、そのときの計数値の一部をアドレス信号としてＭＴ
ＧＲＡＭ１２１に出力するようにされ、ＭＴＧＲＡＭ１
２１は、ビットカウンタ１２０から出力されたアドレス
信号によってビットパターンを８ビット単位で出力す
る。すなわち、ビットカウンタ１２０は、パルス信号φ
ａが入力されるごとに、その計数情報を１つずつ更新
（インクリメント）するアップカウンタとされる。従っ
て、信号φａはアップカウンタのカウントアップ信号と
みなされる。具体的には、ビットカウンタ１２０は７ビ
ットで構成されており、ビットカウンタ１２０の上位４
ビットがアドレスとしてＭＴＧＲＡＭ１２１に供給され
る。従って、ビットカウンタ１２０の上位４ビットのデ
ータは、信号φａを８回計数するごとに、たとえば“０
０００”“０００１”“００１０”………“１１１１”
のように変更されることとなる。なお、フレームカウン
タ１１４は、ダウンカウンタとされ、フレームカウンタ
１１４に保持された計数情報がフレームレジスタ１１２
の総計数情報と一致した時、計数情報として総計数情報
が設定されるように構成されている。

【００２１】有効ビット長レジスタ１１９には、ＭＴＧ
ＲＡＭ１２１内の１２８ビットのデータのうち有効なビ
ットパターンの長さが設定される。すなわち、ＭＴＧＲ
ＡＭ１２１内のビットパターンの一部を波形の形状制御
に用いる場合、もしくは１周期分の波形のビットパター
ンが１２８ビット未満の場合に、有効ビット長レジスタ
１１９に設定された値により、ＭＴＧＲＡＭ１２１内の
データのうち使用する範囲が指定される。ビットパター
ンはＭＴＧＲＡＭ１２１の先頭アドレスから格納される
ので、使用するデータの範囲とは、先頭アドレスからの
長さとなる。有効ビット長レジスタ１１９の設定値とビ
ットカウンタ１２０の計数値とを比較する比較器ＣＭＰ
が設けられており、ビットカウンタ１２０は比較器ＣＭ
Ｐからの一致検出信号によってリセットされるようにな
っている。すなわち、ビットカウンタ１２０は、有効ビ
ット長レジスタ１１９の設定値まで計数する毎に再び
「０」からカウントアップする動作を繰り返す。なお、
ビットカウンタ１２０は、上述したように、アップカウ
ンタで構成されていると説明したが、それに限定される
ものでなく、ダウンカウンタで構成されてもよい。しか
し、この場合、波形形状情報がＭＴＧＲＡＭ１２１の先
頭アドレスから保持されないということに、注意を払わ
ねばならない。

【００２２】ＭＴＧＲＡＭ１２１から読み出されたビッ
トパターンを保持するシフトレジスタ１２２は、８ビッ
トで構成されており、８ビットのデータをすべてシフト
してしまうと次の８ビットのデータを上記ＭＴＧＲＡＭ
１２１より取り込むようになっている。ＭＴＧＲＡＭ１
２１には、ビットカウンタ１２０から出力されたアドレ
ス信号をデコードするデコーダＤＥＣが設けられてお
り、ビットカウンタ１２０がフレームカウンタ１１４か
らの信号φａを８個計数する毎に、デコーダＤＥＣによ
って選択された８個のメモリセル内の形状情報がシフト
レジスタ１２２へ供給される。つまり、ビットカウンタ
１２０がフレームカウンタ１１４からの信号φａを８個
計数する毎に、ＭＴＧＲＡＭ１２１から１バイトのデー
タがシフトレジスタ１２２に読み出される。

【００２３】また、シフトレジスタ１２２にも、フレー
ムカウンタ１１４からの信号φａが送信されるようにな
っており、シフトレジスタ１２２は信号φａが供給され
る毎に、保持している８ビットのデータを１ビットづつ
シフトしてインクリメント／デクリメント回路１２３に
出力するように構成されている。すなわち、信号φａ
は、シフトレジスタ１２２のシフトクロックとみなされ
る。インクリメント／デクリメント回路１２３は、シフ
トレジスタ１２２から供給されたビットパターンの
“０”または“１”に応じてＤ−Ａ変換回路１２４に出
力するために保持されたデジタル値のインクリメント動
作、デクリメント動作あるいは継続保持動作を行ない、
それらの動作後のデジタル値をＤ−Ａ変換回路１２４に
供給する。Ｄ−Ａ変換回路１２４は、供給されたデジタ
ル値をアナログ信号に変換してトーン出力端子ＴＯＮＥ
Ｍに出力する。

【００２４】フレームカウンタ１１４は、基準クロック
信号φ₀をプリスケーラ１１３で分周したクロック信号
φ₁の数をフレームレジスタ１１２に設定された総計数
値情報の示す値から“０”とされる値までカウントダウ
ンすることで、図５に示すように、上記シフトレジスタ
１２２の動作タイミング信号すなわち出力階段波形の１
ステップ分の時間Ｔｓを与える。また、フレームカウン
タ１１４がフレームレジスタ１１２に設定された総計数
値情報の示す値だけ計数したときに出力される信号φａ
は、ビットカウンタ１２０に供給されており、ビットカ
ウンタ１２０が“０００００００”から有効ビット長レ
ジスタ１１９に設定された値までカウントアップする
と、ＭＴＧＲＡＭ１２１の先頭アドレスから再度８ビッ
トの形状情報を読み出してシフトレジスタ１２２に供給
する。

【００２５】なお、上述したように、フレームカウンタ
１１４はダウンカウンタで構成されているとしたが、こ
れに限定されるものでなく、アップカウンタで構成して
もよい。しかし、アップカウンタで構成した場合、フレ
ームレジスタ１１２に設定された総計数値情報と、フレ
ームカウンタ１１４の計数値情報とを比較するための比
較回路が必要となる。微調整カウンタ１１６は、基準ク
ロック信号φ₀をプリスケーラ１１５によって分周した
クロック信号φ₂を、微調整レジスタ１１７に設定され
た総計数値情報の示す値だけ計数することで、上記シフ
トレジスタ１２２の動作すなわち出力波形の周期を引き
延ばす微調整時間Δｔ（図５参照）を与える。

【００２６】フレームカウンタ１１４と微調整カウンタ
１１６は、相補的に動作するように制御される。すなわ
ち、インクリメント／デクリメント回路１２３に保持さ
れたデジタル値が最大または最小値にされた時にインク
リメント／デクリメント回路１２３から出力される制御
信号を受ける入力端子とフレームカウンタ１１４から出
力される信号φａを受ける入力端子とを有するアンド回
路ＡＮＤ１が設けられている。アンド回路ＡＮＤ１の出
力信号を受けるセット端子Ｓと、微調整カウンタ１１６
からそれが計数動作を完了したことを示す信号を受ける
リセット端子Ｒと、フレームカウンタ１１４のカウント
値を示す全てのビットを“０”の状態に（クリア状態
に）制御するための信号を出力する端子Ｑおよび微調整
カウンタ１１６のカウント値を示す全てのビットを
“０”の状態に（クリア状態に）制御しねかつ上記出力
端子Ｑから出力される信号と逆相の信号を出力する反転
出力端子／Ｑとを有するセットリセット・フリップフロ
ップＦ／Ｆが設けられている。

【００２７】これにより、インクリメント／デクリメン
ト回路１２３に保持されたデジタル値が最大または最小
値にされかつ信号φａが“１”とされた時、フレームカ
ウンタ１１４の動作が停止され、その代わりに微調整カ
ウンタ１１６が計数動作を開始するように制御される。
そして微調整カウンタ１１６が微調整レジスタに設定さ
れた総計数値情報の示す値からすべて“０”になるまで
カウントダウンしたとき、微調整カウンタ１１６の動作
が停止され、代わってフレームカウンタ１１４が計数動
作を開始するように制御される。すなわち、フレームカ
ウンタ１１４が動作しているときは微調整カウンタ１１
６の動作が停止され、微調整カウンタ１１６が動作して
いるときはフレームカウンタ１１４の動作が停止され
る。

【００２８】微調整カウンタ１１６が動作するのは、特
に制限されないが、インクリメント／デクリメント回路
１２３の計数値が最大値（オール“１”）および最小値
（オール“０”）になったときである。この実施例で
は、インクリメント／デクリメント回路１２３の計数値
が最大値および最小値になったときに、インクリメント
／デクリメント回路１２３からフレームカウンタ１１４
と微調整カウンタ１１６に対して供給される制御信号
Ｓ，／Ｓが変化されて、フレームカウンタ１１４と微調
整カウンタ１１６の動作が切り替えられようになってい
る。しかしながら、これに限定されるものでなく、イン
クリメント／デクリメント回路１２３内に微調整動作へ
の切り換えを制御するためのレジスタを設け、このレジ
スタに所定の値を設定することにより、インクリメント
／デクリメント回路１２３内のデジタル値が上述のレジ
スタに設定された値とされた時に微調整動作へ切り換え
るようにしてもよい。

【００２９】次に、上記マルチトーン発生回路内の各レ
ジスタの構成例について詳細に説明する。図１２は、マ
ルチトーン・コントロール・レジスタ１１１の一構成例
を示す。同図に示すように、マルチトーン・コントロー
ル・レジスタ１１１は、全体が８ビットで構成されてい
る。上記８ビットのうち符号ＤＡＯＥで示されているビ
ットは、Ｄ／Ａ変換回路１２４から信号波形を出力させ
るか否かの制御を司るデータアウトプット・イネーブル
ビットである。また、ＭＴＥＮで示されているビット
は、マルチトーン発生回路１１０を動作させるか否かの
制御を司るマルチトーンジェネレータ・イネーブルビッ
トである。

【００３０】ＤＩＲは、レベル変化方向指定ビットであ
り、マルチトーン発生回路１１０の動作開始時における
インクリメント／デクリメント回路１２３の値の変化方
向を決定するためのビットである。ＦＲ１及びＦＲ０
は、プリスケーラ１１３の分周率を決定するためのビッ
トである。ＦＴ１及びＦＴ０は、プリスケーラ１１５の
分周率を決定するためのビットである。特に制限されな
いが、上記プリスケーラ１１３の分周率は、ＦＲ１及び
ＦＲ０に設定された値に従って例えば８分の１のように
設定され、プリスケーラ１１５の分周率は例えば２分の
１のように設定される。初期値の欄に記載されている
“０”及び“１”は、マルチトーン発生回路１１０を初
期設定（イニシャライズ）する前に書き込まれているデ
ータ値である。また、Ｒ／Ｗの欄において、Ｒ／Ｗと記
載されているビットについては、データの書込み、読出
し等の変更が可能であることを意味している。以下に説
明する図１３から図１６に示されているレジスタに関し
ても、上記初期値及びＲ／Ｗの欄の意味は同じである。

【００３１】図１３は、図２のフレームレジスタ１１４
の一構成例を示す。フレームレジスタ１１４はＦＲＭ７
からＦＲＭ０の８つの有効ビットを備えており、これら
のビットによってフレームカウンタ１１４のカウント値
が決定される。図１４は、微調整レジスタ１１７の一構
成例を示す。微調整レジスタ１１７はＦＴＮ７からＦＴ
Ｎ０の８つの有効ビットを備えており、これらのビット
によって微調整カウンタ１１６のカウント値が決定され
る。図１５は、図２の初期レベルレジスタ１１８の一構
成例を示す。初期レベルレジスタ１１８は８ビットで構
成されており、そのうちＩＴＬ４からＩＴＬ０が有効ビ
ットであり、これらの有効ビットによりマルチトーン発
生回路１１０の動作開始時にトーン信号出力端子ＴＯＮ
ＥＭから出力されるべき電圧値が決定される。

【００３２】図１６は、図２の有効ビット長レジスタ１
１９の一構成例を示す。有効ビット長レジスタ１１９は
８ビットで構成されており、そのうちＥＢＬ６からＥＢ
Ｌ０が有効ビットであり、これらの有効ビットにより、
ＭＴＧＲＡＭ１２１の全容量（１２８ビット）のうちど
れだけのビットデータを用いるのか、言い替えると、波
形一周期分に必要なステップ数はいくつであるかが決定
される。以上、上記レジスタは、全て８ビット構成であ
ると説明したが、これに限定されるものではなく種々変
更可能である。例えば、より精密、或いはより複雑な波
形を形成したい場合は、ＭＴＧＲＡＭ１２１の容量を増
やすと共に有効ビット長レジスタ１１９のビット数を増
やしても良い。また、シフトレジスタを１６ビット構成
にして、１６ビット単位でＭＴＧＲＡＭ１２１からデー
タが転送されるように構成してもよい。

【００３３】図１７には、図２のＤ／Ａ変換回路１２４
の具体的な回路例が示されている。このＤ／Ａ変換回路
１２４は、抵抗ラダーを使用した公知のＲ−２Ｒ方式の
Ｄ／Ａ変換回路である。図１７のＤ／Ａ変換回路は、抵
抗ラダーを構成する抵抗Ｒ及び２Ｒ（２Ｒの抵抗値はＲ
の抵抗値の２倍）と、一端が基準電圧ＶＴｒｅｆまたは
グランド電位のいづれかに接続可能で、他端が上記抵抗
ラダーの所定の接合点に接続可能にするためのスイッチ
Ｓ１乃至Ｓ５と、差動増幅回路ＡＭＰとによって構成さ
れている。上記スイッチＳ１〜Ｓ５は、それぞれインク
リメント／デクリメント回路１２３から出力された５ビ
ットのデジタル値とされる信号Ａ１からＡ５によって切
換え制御される。これによって、２⁵＝３２段階の電圧
が差動増幅回路ＡＭＰを介して、トーン信号出力端子Ｔ
ＯＮＥＭから出力可能とされる。

【００３４】なお、図１７には、差動増幅回路ＡＭＰが
設けられ、抵抗ラダーによって所定の電圧が差動増幅回
路ＡＭＰを介してトーン信号出力端子ＴＯＮＥＭに出力
されるように構成されたデジタル／アナログ変換回路１
２４が示されているが、これに限定されるものでなく、
例えば差動増幅回路ＡＭＰを用いずにデジタル／アナロ
グ変換回路１２４を構成してもよい。また、図１７で
は、インクリメント／デクリメント回路１２３から供給
された５ビットの信号Ａ１からＡ５によって切換え制御
される２⁵段階の電圧を出力可能なデジタル／アナログ
変換回路が記述されているが、これに限定されるもので
なく、例えばインクリメント／デクリメント回路１２３
から８ビットの信号が供給されて２⁸段階の電圧を出力
可能となるようにデジタル／アナログ変換回路を構成す
ることも可能である。

【００３５】図２２には、フレームレジスタ１１２とフ
レームカウンタ１１４の具体的構成例のブロック図が示
されている。フレームカウンタ１１４を構成する８ビッ
トのデータ保持手段としてのレジスタＣＮＴ．０〜ＣＮ
Ｔ．７は、信号φ₁が入力される度にその値が“１”だ
け減るように構成されている。レジスタＣＮＴ．０〜Ｃ
ＮＴ．７が全て“０”とされた時、ノア回路ＮＯＲはハ
イレベル“１”を示す信号をクロックド・インバータＣ
ＩＮＴ０〜ＣＩＮＴ７に出力する。これを受けてクロッ
クド・インバータＣＩＮＴ０〜ＣＩＮＴ７は、フレーム
レジスタ１１２のビットＦＲＭ０〜ＦＲＭ７に設定され
た総計数値情報となる値を、クロックド・インバータＣ
ＩＮＴ０〜ＣＩＮＴ７を介してフレームカウンタ１１４
を構成するレジスタＣＮＴ１０〜ＣＮＴ１７に転送す
る。レジスタＣＮＴ１０〜ＣＮＴ１７に設定された総計
数値情報を示す値は、再び信号φ₁が入力される度にそ
の値が“１”だけ減じられる。レジスタＣＮＴ１０〜Ｃ
ＮＴ１７のカウントダウン動作は、特に制限されない
が、Ｒ−Ｓフリップフロップ回路Ｆ／Ｆの出力端子Ｑか
らの信号のハイレベルを受けて停止され、ロウレベルを
動作を開始するように制御される。

【００３６】図２３には、有効ビット長レジスタ１１
９、ビットカウンタ１２０および比較回路ＣＭＰの具体
的構成例のブロック図が示されている。比較回路ＣＭＰ
は、イクスクルーシブ・オア回路ＥＮＯＲ０〜ＥＮＯＲ
６とナンド回路ＮＡＮＤとによって構成されている。有
効ビット長レジスタ１１９は、７ビットのレジスタＥＢ
Ｌ０〜ＥＢＬ６によって構成されており、総計数値情報
が保持される。ビットカウンタ１２０は、７ビットのデ
ータ保持手段としてのレジスタＣＮＴ２０〜ＣＮＴ２６
によって構成されており、レジスタＣＮＴ２０〜ＣＮＴ
２６に保持された情報はφａが入力される度にその値が
“１”ずつ増加され行く。イクスクルーシブ・オア回路
ＥＮＯＲ０〜ＥＮＯＲ６には、上記レジスタＥＢＬ０〜
ＥＢＬ６およびレジスタＣＮＴ２０〜ＣＮＴ２６に保持
されていた情報が入力され、それらの排他論理輪をとっ
た出力はナンド回路ＮＡＮＤに入力される。ナンド回路
ＮＡＮＤの出力は、ビットカウンタ１２０に入力され
る。

【００３７】有効ビット長レジスタ１１９、ビットカウ
ンタ１２０および比較回路ＣＭＰの動作は以下のごとく
である。すなわち、レジスタＣＮＴ２０〜ＣＮＴ２６に
保持されていた情報は、信号φａが入力される度にその
値が“１”ずつ増加し、その値がレジスタＥＢＬ０〜Ｅ
ＢＬ６に保持された総計数値情報に達すると、“０００
００００”にクリアされる。そして、再び信号φａによ
ってその値を増加され、上述の一連の動作が繰り返され
る。

【００３８】図１９には、図２のインクリメント／デク
リメント回路１２３の構成例が示されている。同図に示
されているように、この実施例のインクリメント／デク
リメント回路１２３は、インクリメンタ２３１とデクリ
メンタ２３２とを備え、それらの計数値のいずれかがマ
ルチプレクサ２３３によって選択されてラッチ回路２３
４に供給されるように構成されている。上記ラッチ回路
２３４には初期レベルレジスタ１１８からの初期レベル
がセットできるようにされており、ラッチ回路２３４に
保持された値は再び上記インクリメンタ２３１とデクリ
メンタ２３２に戻され、シフトレジスタ１２２からの情
報に従って、＋１および−１の演算または情報の未更新
が行なわれて、その結果がマルチプレクサ２３３を介し
てラッチ回路２３４に保持される。マルチプレクサ２３
３は、インクリメント／デクリメントの方向を指示する
アップ／ダウン・フラグ２３５によって制御されるよう
になっている。

【００３９】さらに、上記ラッチ回路２３４に保持され
た値は、一方においてＤ／Ａ変換回路１２４に供給され
てＤ／Ａ変換されるとともに、他方において最大値／最
小値判定回路２３６に供給され、演算値が最大値または
最小値に達したか否かが判定される。最大値／最小値判
定回路２３６は、例えばデコーダ等から構成することが
でき、最大値または最小値に達したことを認知すると、
アップ／ダウン・フラグ２３５をセットまたはリセット
させる信号を形成して出力する。特に制限されないがア
ップ／ダウン・フラグ２３５がセットされると、マルチ
プレクサ２３３はインクリメンタ２３１の値を選択して
ラッチ回路２３４に供給し、アップ／ダウン・フラグ２
３５がリセットされると、マルチプレクサ２３３はデク
リメンタ２３２の値を選択してラッチ回路２３４に供給
する。さらに、アップ／ダウン・フラグ２３５は、動作
開始時にマルチトーン・コントロール・レジスタ１１１
のレベル変化方向指定ビットＤＩＲの内容に従ってセッ
トまたはリセットされるように構成されている。

【００４０】次に、上記マルチトーン発生回路１１０の
動作を図３のフローチャートを用いて詳細に説明する。
ＣＰＵ１０１がマルチトーン・コントロール・レジスタ
１１１のトーン出力制御ビットＤＡＯＥとマルチトーン
ジェネレータ・イネーブルビットＭＴＥＮを“１”に設
定すると、出力端子ＴＯＮＥＭからトーン信号波形の出
力が可能とされる。この時、フレームカウンタ１１４、
微調整カウンタ１１６、ビットカウンタ１２０、インク
リメント／デクリメント回路１２３およびＤ／Ａ変換回
路１２４が動作可能状態とされる。トーン信号波形の出
力は、ＣＰＵ１０１が上記動作イネーブルビットを
“０”に設定することで停止される。

【００４１】マルチトーン発生回路１１０の動作が開始
されると、先ず最初に、初期レベルレジスタ１１８に設
定された値をインクリメント／デクリメント回路１２３
のラッチ回路２３４に供給することにより、動作開始時
にデジタル／アナログ変換回路１２４に供給すべきイン
クリメント／デクリメント回路１２３の出力値（デジタ
ル値）が初期レベルレジスタ１１８に設定された値とな
り、このデジタル値がデジタル／アナログ変換回路１２
４によってアナログ信号に変換されて初期レベルレジス
タ１１８に設定された値に対応した所定の電圧がトーン
信号出力端子ＴＯＮＥＭから初期レベル（図４参照）と
して出力される（ステップＳ０１）。次に、マルチトー
ン・コントロール・レジスタ１１１のレベル変化方向指
定ビットＤＩＲの内容に従って、レベル変化の方向が決
定される（ステップＳ０２）。そして、１ステップ期間
（フレームレジスタの値×クロック信号φ₁の周期）だ
け、設定されたインクリメント／デクリメント回路１２
３の出力値（デジタル値）がデジタル／アナログ変換回
路１２４に出力される（ステップＳ０３）。このデジタ
ル値がアナログ信号に変換されてトーン信号出力端子Ｔ
ＯＮＥＭから出力される。

【００４２】その後、ＭＴＧＲＡＭ１２１からシフトレ
ジスタ１２２に読み出されたビットパターンに基づいて
インクリメント／デクリメント回路１２３の出力値の変
化の有無、言い替えれば出力波形のレベル変化の有無が
判定される（ステップＳ１４，Ｓ２４）。ここで、図５
に示すようにビットパターンが“１”の場合には、イン
クリメント／デクリメント回路１２３の出力値（デジタ
ル値）がインクリメントまたはデクリメントされる（ス
テップＳ１５，Ｓ２５）。一方、ビットパターンが
“０”の場合には出力レベルはそのまま（現状維持）と
される。インクリメント／デクリメント回路１２３の出
力値（デジタル値）がインクリメントまたはデクリメン
トされた後、インクリメント／デクリメント回路１２３
の出力値（デジタル値）によりその出力値が最大または
最小になったか否か判定される（ステップＳ１６，Ｓ２
６）。

【００４３】図４に示すように、インクリメント／デク
リメント回路１２３の出力値（デジタル値）が最大また
は最小になった時には、（微調整レジスタの値×クロッ
ク信号φ₂の周期）の１／２の期間だけ余分にそのレベ
ルを維持して周波数の微調整を行なう（ステップＳ０
４）。レベルを維持する期間が（微調整レジスタの値×
クロック信号φ₂の周期）の１／２の時間である理由
は、出力端子ＴＯＮＥＭから出力されるトーン信号波形
が正弦波である場合、微調整を行なう回数が１周期の内
に２回（微調整ａおよびｂ）あるからである。また、イ
ンクリメント／デクリメント回路１２３の出力値（デジ
タル値）が最大（または最小）に達した場合には、その
出力値の変化の方向転換、具体的にはインクリメント／
デクリメント回路１２３の動作のインクリメントからデ
クリメントへの切換え（またはデクリメントからインク
リメントへの切換え）が行なわれる。

【００４４】ステップＳ１７，Ｓ２７では、次の８ビッ
トのビットパターンを処理するために、ビットカウンタ
１２０がインクリメントされ、それから、ビットカウン
タ１２０の値が有効ビット長に達したか否か判定される
（ステップＳ１８，Ｓ２８）。その結果、ビットカウン
タ１２０が有効ビット長に達していなければ、ステップ
Ｓ０３の処理に戻り上記した一連の処理が繰り返され
る。一方、ビットカウンタ１２０の値が有効ビット長に
達した場合（ＭＴＧＲＡＭ１２１から波形の１周期分の
ビットパターンが出力された場合）には、ビットカウン
タ１２０がクリアされる（ステップＳ１９，Ｓ２９）。
次に、マルチトーン・コントロール・レジスタ１１１の
動作イネーブルビットＭＴＥＮの内容がチェックされて
“１”ならステップＳ０３の処理に戻り、上記した一連
の処理が実行される（ステップＳ２０，Ｓ３０）。一
方、ステップＳ２０，Ｓ３０で、動作イネーブルビット
ＭＴＥＮの内容がチェックされた結果、ビットＭＴＥＮ
が“０”のときはトーン発生動作が停止される。

【００４５】なお、特に制限されないが、この実施例で
は、マルチトーン・コントロール・レジスタ１１１の設
定は出力のタイミングと無関係に行なえるが、マルチト
ーン発生回路１１０の停止は、１周期分の波形の出力終
了直後に行なわれる。上記のような制御動作により、本
実施例のマルチトーン発生回路は、図４に示すごとく正
弦波等のアナログ波形を、階段状波形で擬似化した信号
をトーン信号出力端子ＴＯＮＥＭから出力する。階段状
波形の１ステップは、クロックジェネレータ１３０から
供給される基準クロック信号φ₀をプリスケーラ１１３
で分周し、分周されたクロック信号φ₁をフレームカウ
ンタ１１４でフレームレジスタ１１２の設定値まで計数
することで作られる。つまり、１ステップ期間は（クロ
ック信号φ₁の１周期×フレームレジスタの値）で表わ
される。そして、全体のステップ数は、有効ビット長
（レジスタ１１９の値）で指定される。これらにより、
様々な周波数および波形の信号を出力することが可能と
される。

【００４６】また、出力周波数は、フレームカウンタ１
１４のカウント値と有効ビット長レジスタ１１９の値に
よって決定されるが、さらに微調整カウンタ１１６を用
いることによって、出力周波数を微調整することが可能
である。しかも、この実施例では、この微調整が出力レ
ベルが最大または最小になった時点で行なわれるように
なっている。これにより、正弦波形等の出力波形におい
ては波形変化の緩やかな点で微調整が行なわれるように
なる。そのため、微調整による波形の歪を小さく抑える
ことが出来る。なお、出力周波数の微調整は、ビットカ
ウンタ１２０の値が最大または最小以外の所定の値にな
ったときに行なうように構成されても良い。

【００４７】図５は、図４に示されている微調整（ａ）
の部分を拡大して示した波形図である。図中、符号Ｔｓ
で示されている期間が１ステップの期間である。また、
Δｔで示されている期間が、微調整によって付加される
時間であり、この微調整時間Δｔは（クロック信号φ₂
の１周期×微調整レジスタ１１６の値）÷２となる。イ
ンクリメント／デクリメント回路１２３の出力値は、１
ステップ（Ｔｓ）ごとに更新あるいは保持される。図５
において、ビットパターンの“１”はインクリメント／
デクリメント回路１２３の更新に対応し、“０”は値の
保持に対応する。

【００４８】図６〜図８には、１周期分の波形の例が示
されている。図６〜図８は、いずれも有効ビット長レジ
スタ１１９の値が「１２８」に設定されかつ振幅が０Ｖ
〜６Ｖとされているとともに、図６では５ビットの初期
レベルレジスタ１１８の値が１０進法の表記で“１
５”、図７および図８では初期レベルレジスタ１１８の
値が１０進法の表記で“０”に設定されている場合の波
形例が示されている。本実施例では、出力端子ＴＯＮＥ
Ｍからは０Ｖ〜６Ｖの間の電圧を３１等分した合計３２
段階の電圧が出力可能とされる。例えば、インクリメン
ト／デクリメント回路１２３の出力値（デジタル値）が
１０進法の表記で“０”の場合、（０／３１）×６＝０
Ｖの電圧が出力端子ＴＯＮＥＭから出力され、またイン
クリメント／デクリメント回路１２３の出力値（デジタ
ル値）が１０進法の表記で“３１”の場合、（３１／３
１）×６＝０Ｖの電圧が出力端子ＴＯＮＥＭから出力さ
れる。

【００４９】従って、初期レベルレジスタ１１８の値が
１０進法の表記で“０”の場合、動作開始時に出力端子
ＴＯＮＥＭから出力される電圧は０Ｖであり、初期レベ
ルレジスタ１１８の値が１０進法の表記で“１５”の場
合、動作開始時に出力端子ＴＯＮＥＭから出力される電
圧は、（１５／３１）×６≒２．９Ｖである。図中の
“１０１１１０１１”等は、ＭＴＧＲＡＭ１２１に書き
込まれたビットパターンを示しており、図中に８ビット
で記述されている理由は、記述された８ビット単位でシ
フトレジスタ１２２に読み出されるからである。図６〜
図８に示されているように、インクリメント／デクリメ
ント回路１２３の出力値（デジタル値）の変化はＭＴＧ
ＲＡＭ１２１に書き込まれているビットパターンで指定
されるため、ＭＴＧＲＡＭ１２１に設定するビットパタ
ーン次第で、正弦波形だけでなく三角波形や台形波形
等、任意の形状の波形を発生させることができる。

【００５０】次に本発明の他の実施例を図９を用いて説
明する。この実施例では、半周期毎に割込み信号ＩＲＱ
を発生する回路を設けるとともに、上記実施例における
ＭＴＧＲＡＭ１２１をデュアルポート化して随時ビット
パターンデータの書き換えを可能とする。そして、ＲＡ
Ｍ１２１を前半部と後半部に分け、ＣＰＵ１０１が割込
み信号ＩＲＱを受けると非読出し側の半分のビットパタ
ーンデータを半周期毎に書き換えるようにする。これに
より、本実施例をＭＳＫモデムのような通信機器におけ
るパルス発生回路に適用すれば、１周期単位で出力波形
を制御することが可能となる。半周期毎に割込み信号Ｉ
ＲＱを発生する回路は、例えばビットカウンタ１２０内
に設けると良い。

【００５１】図９（ａ）は電話器の親機及び子機間の通
信において、ＭＳＫモデム１２００ｂｐｓの規格に従っ
てデータ通信を行う場合の送信波形の制御例を示すタイ
ミング図である。ＭＳＫモデムの規格においては、ある
一つのデータ当りの送信時間は８３３μｓｅｃであり、
周波数１２００Ｈｚの送信データは、データ“１”を示
し、周波数１８００Ｈｚの送信データは、データ“０”
を示すものと約束されている。この規格に従って、送信
データ“１”、“０”、“１”、“０”、“０”、
“１”を親機から子機に送信する際の送信波形の制御方
法について説明すると、以下のごとくである。

【００５２】先ず、ＭＴＧＲＡＭ１２１に１２００Ｈｚ
の正弦波を示す前半データａおよび後半データｂが設定
される。次に、マルチトーン発生回路１１０が起動さ
れ、ＭＴＧＲＡＭ１２１の前半部に記録された情報（デ
ータａ）に基づいてデータ“１”を示す１２００Ｈｚの
正弦波が出力される。次にＭＴＧＲＡＭ１２１の後半部
に記録された情報（データｂ）に基づいて、データ
“１”を示す１２００Ｈｚの正弦波が出力される。この
時ＭＴＧＲＡＭ１２１の前半部に記録された情報（デー
タａ）は、既に利用されているのでＣＰＵ１０１によっ
てＭＴＧＲＡＭ１２１に対して割込みがかけられ、ＭＴ
ＧＲＡＭ１２１の前半部に、新たに１８００Ｈｚの正弦
波を示すデータ“０”情報（データｃ）が設定される。
この設定処理と並行してＭＴＧＲＡＭ１２１の後半部の
データｂに基づいて、データ“１”を示す１２００Ｈｚ
の正弦波が出力される。次に、この時点で既にＭＴＧＲ
ＡＭ１２１の前半部に設定されているデータｃに基づい
てデータ“０”を示す１８００Ｈｚの正弦波が出力され
る。

【００５３】以上説明した様な動作が次々と繰り返され
ることにより、送信データ“１”、“０”、“１”、
“０”、“０”、“１”を示す周波数を有する信号を次
々と出力することが可能とされる。この様にＭＴＧＲＡ
Ｍ１２１がデュアルポート化されることによって、ＭＴ
ＧＲＡＭ１２１を前半部と後半部に分け、ＭＴＧＲＡＭ
１２１の前半部が読みだされている間に後半部のデータ
を書き換え、後半部のデータを読みだしている間に前半
部のデータを書き換えるような動作が可能となる。その
結果、ＭＴＧＲＡＭ１２１の有効活用を行うこと、ある
いはチップ面積を縮小することが可能とされる。

【００５４】上記の説明では、ＭＴＧＲＡＭ１２１に記
憶した情報をＣＰＵ１０１によって書き換えることによ
って１２００Ｈｚと１８００Ｈｚの正弦波を任意の順序
で出力するとしたが、これに限定されるものではなく、
ＭＴＧＲＡＭ１２１の波形形状制御情報は書き換えず
に、フレームレジスタ１１２の値を書き換えることによ
って１２００Ｈｚと１８００Ｈｚの正弦波を任意の順序
で出力することが可能である。また、有効ビット長レジ
スタ１１９の値とＭＴＧＲＡＭ１２１の波形形状制御情
報の双方を書き換えることによって１２００Ｈｚと１８
００Ｈｚの正弦波を任意の順序で出力することが可能で
ある。さらに、フレームレジスタ１１２、有効ビット長
レジスタ１１９およびＭＴＧＲＡＭ１２１の波形形状制
御情報を書き換えることによって１２００Ｈｚと１８０
０Ｈｚの正弦波を任意の順序で出力することが可能であ
る。

【００５５】図９（ｂ）は、ＭＳＫモデムの規格に従っ
て、電話器の親機と子機との間で情報の交換を行うとき
の送信信号の構成図である。例えば、親機が子機に対し
て通信する場合、最初の１２ビットがビット同期信号と
して割り当てられ、次の１２ビットがフレーム同期信号
として割り当てられる。ビット同期信号及びフレーム同
期信号によって、親機と子機との通信が可能とされ、子
機はその後に送信される信号を受信するための準備を行
う。次に、親機は３７ビットの呼出し信号を送信する。
複数の子機が複数存在する場合、親機はどの子機と通信
するかを選択する為に、親機は呼出し信号内に呼び出し
たい子機が有する専用のＩＤコードを含ませる。また呼
び出し信号内の所定のビットを送信信号のエラー訂正の
為の信号として割り当ててもよい。この様に、全６５ビ
ットの一連の信号によって親機は、特定の子機を選択し
て通信することが可能とされる。尚、ビット同期信号、
フレーム同期信号は、規格が代わった場合でも、ビット
数を変更することで容易に対応できるし、また、呼び出
し信号のビット数は、子機の数や、送信したい情報量に
対応して、任意に変更しても良い。

【００５６】図１８には、ＭＴＧＲＡＭ１２１をデュア
ルポート化する場合のメモリセルの回路構成の一例を示
す。なお、図１８のメモリセルは、図２のＭＴＧＲＡＭ
１２１のメモリセルとして利用することができる。各メ
モリセルは、互いに他方の出力信号がその入力端子に印
加されたクロックド・インバータＧ１および通常のイン
バータＧ２からなるデータラッチ部と、入力用クロック
ド・インバータＧ０と、２つの出力用クロックド・イン
バータＧ３，Ｇ４，極性を合わせるためのインバータＧ
５とにより構成されている。出力用クロックド・インバ
ータＧ３，Ｇ４のうちＧ３の出力端子は図２に示されて
いるシフトレジスタ１２２のデータ入力端子に接続さ
れ、Ｇ４の出力端子はデータバス１０８に接続されてい
る。また、入力用クロックド・インバータＧ０の入力端
子はデータバス１０８に接続されている。これによっ
て、各メモリセルは１つの入力ポートと２つの出力ポー
トを有するようにされる。

【００５７】さらに、デュアルポート化されたＭＴＧＲ
ＡＭ１２１には、アドレスバス１０７を介してＣＰＵ１
０１より供給されるアドレス信号ＡＤＤＲをデコードす
るＣＰＵ側デコーダＣ−ＤＥＣと、ビットカウンタ１２
０より供給されるカウント値をデコードするビットカウ
ンタ側デコーダＢ−ＤＥＣとが設けられている。上記Ｃ
ＰＵ側デコーダＣ−ＤＥＣは、ＣＰＵ１０１より供給さ
れるリード・ライト制御信号Ｒ／Ｗとアドレス信号ＡＤ
ＤＲとに基づいて、上記入力用クロックド・インバータ
Ｇ０を制御する選択信号Ｗ・ＡＤＤＲと、出力用クロッ
クド・インバータＧ４を制御する選択信号Ｒ・ＡＤＤＲ
を形成する。一方、ビットカウンタ側デコーダＢ−ＤＥ
Ｃは、ビットカウンタ１２０より供給されるカウント値
の上位４ビットをデコードすることにより、上記出力用
クロックド・インバータＧ３を制御する選択信号φｓを
形成する。

【００５８】上記のように各メモリセルごとに２つの出
力用クロックド・インバータと、ＣＰＵ側デコーダＣ−
ＤＥＣおよびシフトレジスタ側デコーダＳ−ＤＥＣとが
設けられていることにより、この実施例のＭＴＧＲＡＭ
１２１は、異なるメモリセルにおいてビットカウンタ１
２０によるシフトレジスタ１２２へのビットパターンの
読出しと並行してＣＰＵ１０１によるデータバス１０８
への読出しが可能とされる。なお、ＣＰＵ１０１による
ＭＴＧＲＡＭ１２１へのデータ書込みは、前述したよう
に、ビットカウンタ１２０から半周期ごとに割込み信号
ＩＲＱを発生させ、ＣＰＵ１０１が割込み信号ＩＲＱを
受けると、読出しを行なっていない半分のメモリセルに
対して書込みを行なうことで、読出しと書込みの競合を
防止して読出し中にデータが変化されてしまう不具合を
回避することができる。

【００５９】次に、本発明の他の実施例を、図１０を用
いて説明する。前記実施例では、１ステップ当りの出力
波形の形状制御情報が１ビットであったが、本実施例で
は、この形状制御情報を複数ビット化している。すなわ
ち、例えば図１０に示すように、形状制御情報を４ビッ
トで構成し、上位１ビットＢ３で出力レベル変化の方向
を指定し、下位３ビットＢ２〜Ｂ０で出力レベルの変化
量（出力レベル維持の指定も含む）を指定するようにし
た。また、この実施例の場合、前記実施例におけるイン
クリメント／デクリメント回路１２３の代わりに加算／
減算回路を用いるようにするのが良い。

【００６０】図２０は、デジタル演算手段とされる上記
加算／減算回路の一例のブロック図である。図２０の加
算／減算回路は、図１９のインクリメント／デクリメン
ト回路１２３とほぼ等しい構成であるので、その相違点
についてのみ以下に説明する。図１９においてはインク
リメンタ２３１とデクリメンタ２３２を有していたが、
図２０においては加算器２４０と減算器２４１とが設け
られている。加算器２４０と減算器２４１は、特に限定
されないが、４ビットの形状制御情報の下位３ビットＢ
２，Ｂ１，Ｂ０に格納された変化量情報に基づいて、ラ
ッチ回路２３４に保持されたデジタル値に対して所定の
値が加算および減算される。フラグ２３５には、特に制
限されないが、４ビットの形状制御情報の上位１ビット
Ｂ３またはトーンコントロール・レジスタ１１１のレベ
ル変化方向指定ビットＤＩＲに格納された情報が入力さ
れる。マルチプレクサ２３３は、ラッチ回路２３４に保
持されたデジタル値に対して変化量情報に基づいて加算
または減算された値のいずれかを、フラグ２３５に格納
された情報に従って選択し、ラッチ回路２３４に供給し
その値を保持させる。

【００６１】一例として、ラッチ回路２３４に１０進表
記で“１０”が保持されている状態において、“１０１
１”という形状制御情報が加算器２４０と減算器２４１
に入力された場合について説明する。形状制御情報の下
位３ビットは“０１１”であるので、加算器２４０は、
ラッチ回路２３４に保持されている値である１０進表記
で“１０”に、形状制御情報の下位３ビットの意味する
１０進表記で“３”を加え、その結果とされる１０進表
記“１３”の値をマルチプレクサ２３３に与える。減算
器２４１は、ラッチ回路２３４に保持されている値であ
る１０進表記で“１０”から、形状制御情報の下位３ビ
ットの意味する１０進表記で“３”を減じ、その結果と
される１０進表記“７”の値をマルチプレクサ２３３に
与える。マルチプレクサ２３３は、この場合フラグ２３
５に格納された形状制御情報の上位１ビットＢ３の値が
“１”とされているため、加算器２４０から入力された
値である１０進表記“１３”の値を選択する。その結
果、１０進表記“１３”に対応する２進のデジタル値が
ラッチ回路２３４に供給されて保持される。

【００６２】一方、形状制御情報が“１０１１”とされ
ている場合、すなわち形状制御情報の上位１ビットＢ３
の値が“０”とされている場合、マルチプレクサ２３３
は、フラグ２３５に格納された形状制御情報の上位１ビ
ットＢ３の値が“０”とされているため、加算器２４０
から入力された値である１０進表記“７”の値を選択す
る。その結果、１０進表記“７”に対応する２進のデジ
タル値がラッチ回路２３４に供給されて保持される。な
お、上記説明では、形状制御情報として４ビットが１つ
の単位として構成されるとしたが、これに限定されるも
のでなく、種々変形可能である。例えば、形状制御情報
を５ビットで構成した場合、変化量情報は４ビットとさ
れるため、加算器２４０および減算器２４１は１０進表
記“０”〜“１５”の値のうちの一つを選択し、デジタ
ル値に加算および減算を行なわせる。

【００６３】前記実施例では、１ステップ当りの出力波
形の形状制御情報が１ビットであるため、形状制御とし
て指示できるのは出力レベルの保持または更新のみであ
ったが、本実施例では、８段階の出力変化のうちの一つ
を任意に指定することができる。従って、本実施例の方
式と、前記１周期単位の出力波形制御を併用すること
で、例えば図１１に示すように音声のごとき複雑な波形
も出力可能となる。なお、上記実施例では、初期レベル
レジスタ１１８に設定された値をインクリメント／デク
リメント回路１２３に供給することにより、動作開始時
の出力レベルを決定するようにしているが、初期レベル
レジスタ１１８をインクリメント／デクリメント回路１
２３内に設け、内部データバスから直接インクリメント
／デクリメント回路１２３に初期レベルを与えるように
しても良い。

【００６４】また、上記実施例では、ビットカウンタ１
２０の他にシフトレジスタ１２２を設けて出力波形の形
状制御情報を格納するＭＴＧＲＡＭ１２１から形状制御
情報を８ビット単位で次々と読み出してシフトレジスタ
１２２でシリアルデータに変換してインクリメント／デ
クリメント回路１２３を動作させるようにしているが、
シフトレジスタ１２２を省略してＭＴＧＲＡＭ１２１か
ら形状制御情報を１ビット単位で次々と読み出してイン
クリメント／デクリメント回路１２３を動作させるよう
にしてもよい。あるいは、ＭＴＧＲＡＭ１２１全体をシ
フトレジスタで構成することも可能である。

【００６５】次に、前記実施例のマルチトーン発生回路
を内蔵したシングルチップ・マイクロコンピュータの応
用例について説明する。図２１は、図２のシングルチッ
プ・マイクロコンピュータ１００を無線機２１６のコン
トローラに応用した場合のシステム全体の構成例を示す
ブロック図である。アンテナ２００から受信された信号
はＲＦアンプ２０５によって増幅されてＩＦアンプ２０
６に送られ、次にフィルタ２０７を介してスピーカー２
０１から音声信号として取り出される。マイクロフォン
２０２から入力された音声信号はフィルタ２１５、同期
回路２１３、ＰＬＬ回路２１４、出力アンプ２１２及び
バンドパスフィルタ２１１を介してアンテナ２００から
発信される。

【００６６】シングルチップ・マイクロコンピュータ１
００は、スピーカー２０１から出力される音声信号のボ
リューム調整や、無線機動作のオン／オフスイッチ制御
等の各種制御を指示するためのキーパッド２０４に接続
される。シングルチップ・マイクロコンピュータ１００
内部のマルチトーン発生回路は、キーパッド２０４から
指示された送信先の無線機の有するＩＤコードに対応す
る周波数を形成してデータモデム２０８に送信する。
この信号は、同期回路２１３、出力アンプ２１２、バン
ドパスフィルタＢＰＦ２１１を介してアンテナ２００か
ら出力される。この際、キーパッド２０４によって供給
された情報は、一度メモリ２０９に格納されたあと、シ
ングルチップ・マイクロコンピュータ１００内部のＣＰ
Ｕによって読みだされることによって所定の処理に供さ
れることになる。

【００６７】トーンスケルチ２１０は、設定された周波
数以外の信号をスピーカーから出力しないようにするた
めの機能を有している。この様に、無線機に送信先の無
線機の有するＩＤコードに対応する周波数を形成するた
めの本発明のマルチトーン発生回路が内蔵されているた
め、多数の無線機のうち、通信したい特定の他の無線機
を呼び出して通信することが可能とされる。更に、マル
チトーン発生回路がシングルチップ・マイクロコンピュ
ータ内部に内蔵されることによって、無線機に内蔵され
る半導体集積回路装置の数を減らすことが可能とされ
る。これにより、無線機自体のサイズを小さくでき、シ
ステムのコストを低減することが可能とされる。

【００６８】以上説明したように上記実施例の波形形成
回路は、出力波形の形状制御情報を格納する記憶手段
と、デジタル値を有しこのデジタル値を可変に制御する
ためのデジタル値制御手段と、デジタル／アナログ変換
するデジタル／アナログ変換回路とを備え、上記記憶手
段に格納された形状制御情報に基づいて上記デジタル値
制御手段の動作を制御して、所望の波形を出力させるよ
うに構成されている。そのため、この波形形成回路がシ
ングルチップ・マイクロコンピュータに内蔵された場
合、出力波形選択のための専用の制御端子を新たに必要
としないため、端子数を増加させずにシングルチップ・
マイクロコンピュータに波形形成回路（マルチトーン発
生回路）を内蔵させることが可能となるという効果があ
る。

【００６９】また、実施例の波形形成回路は、クロック
信号を所定数だけ計数する第１の計数手段（フレームカ
ウンタ）と、この第１の計数手段（フレームカウンタ）
から出力された信号を計数する第２の計数手段（ビット
カウンタ）とを備え、上記第２の計数手段（ビットカウ
ンタ）は、上記第１の計数手段（フレームカウンタ）か
ら出力された信号によって動作されると共に、上記第２
の計数手段（ビットカウンタ）が所定数を計数する期間
毎に上記記憶手段に格納された形状制御情報を繰返し読
み出され、この形状制御情報に基づいて上記デジタル値
制御手段のデジタル値の変更動作が制御されるように構
成されている。その為、実施例の波形形成回路は、第１
の計数手段（フレームカウンタ）が計数する値を変更す
ることにより、任意の周波数の波形を出力することが可
能となる。上記実施例では出力波形を形成するための一
ステップ当りの形状制御情報がデジタル値制御手段を構
成するインクリメント／デクリメント回路の計数値維持
と計数値更新（増加または減少）を示す１ビットの情報
とされているため、形状制御情報を最小に抑える事が可
能である。その結果、記憶手段としてのメモリ（ＭＴＧ
ＲＡＭ）の容量を小さく出来、メモリの使用効率を高め
ることが可能である。

【００７０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、インクリメント／デクリメント回路１２
３が最初にカウントアップするのかカウントダウンする
のかは、コントロール・レジスタ１１１により指定する
としたが、マルチトーン発生回路が起動されるときは必
ずカウントアップ（もしくはカウントダウン）から開始
するように回路を構成しておくことも可能である。ま
た、マルチトーン・コントロール・レジスタ１１１の所
定のビットへの書込みにより、上記Ｄ−Ａ変換回路１２
４が内部データバス１０８上の信号をそのままＤ−Ａ変
換するように構成してもよい。

【００７１】さらに、有効ビット長レジスタ１１９とビ
ットカウンタ１２０を省略してＭＴＧＲＡＭ１２１に格
納された形状制御情報を毎回すべて読み出して出力波形
を形成するように構成しても良い。以上の説明では主と
して本発明者によってなされた発明をその背景となった
利用分野であるシングルチップ・マイクロコンピュータ
に内蔵されるマルチトーン発生回路に適用した場合につ
いて説明したが、この発明はそれに限定されるものでな
く、例えば無線機におけるＣＴＣＳＳ（サブ・オーディ
オ・トーン・スケルチ・システム）やセレコール（Ｓｅ
ｌｅｃｔｉｖｅ−ｃａｌｌ）等の規格に準拠した通信を
制御する回路に広く利用することができる。

【００７２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、記憶手段への波形の形状制
御情報の記述により任意の波形を発生できるとともに、
専用の制御端子が不要であるため、トーン信号波形形成
回路をシングルチップ・マイクロコンピュータに内蔵さ
せることが容易となる。また、記憶手段に格納させる形
状制御情報等を変更することにより、任意の周波数の波
形を発生することが可能となる。

【図面の簡単な説明】

【図１】本発明が適用されたシングルチップ・マイクロ
コンピュータの一例を示すブロック図である。

【図２】本発明が適用されたマルチトーン発生回路の一
実施例の構成を示すブロック図である。

【図３】本発明の一実施例におけるマルチトーン発生回
路の動作手順を示すフローチャートである。

【図４】本発明の一実施例におけるマルチトーン発生回
路の出力波形の一例を示す波形図である。

【図５】図４の出力波形の一部を拡大して示す波形図で
ある。

【図６】本発明の一実施例における出力波形の一例（正
弦波）を示す波形図である。

【図７】本発明の一実施例における出力波形の一例（三
角波）を示す波形図である。

【図８】本発明の一実施例における出力波形の一例（台
形波）を示す波形図である。

【図９】本発明の他の実施例における出力波形制御例お
よびＭＳＫモデム規格に従って送信される信号のフレー
ム構成例を示す説明図である。

【図１０】本発明のさらに他の実施例における形状制御
情報のビット構成例を示す説明図である。

【図１１】図１０の実施例における出力波形の一例（音
声波形）を示す波形図である。

【図１２】マルチトーンコントロールレジスタの一例構
成例を示す図である。

【図１３】フレームレジスタの一例構成例を示す図であ
る。

【図１４】微調整レジスタの一例構成例を示す図であ
る。

【図１５】初期レベルレジスタの一例構成例を示す図で
ある。

【図１６】有効ビット長レジスタの一例構成例を示す図
である。

【図１７】Ｄ／Ａ変換回路の具体例を示す回路図であ
る。

【図１８】ＭＴＧＲＡＭ１２１をデュアルポート化する
場合のメモリセルの一例を示す論理構成図である。

【図１９】インクリメント／デクリメント回路の構成例
を示すブロック図である。

【図２０】加算／減算回路の構成例を示すブロック図で
ある。

【図２１】実施例のマルチトーン発生回路を内蔵したシ
ングルチップ・マイクロコンピュータを無線機のコント
ローラに応用した場合のシステム全体の構成例を示すブ
ロック図である。

【図２２】フレームレジスタとフレームカウンタの詳細
ブロック図である。

【図２３】有効ビット長レジスタ、ビットカウンタおよ
び比較回路の詳細ブロック図である。

【符号の説明】

１０１ＣＰＵ１０４ＲＯＭ１０５ＲＡＭ１０６周辺回路１０８内部バス１０９入出力ポート１１０マルチトーン発生回路１１１マルチトーン・コントロール・レジスタ１１２フレームレジスタ１１３，１１５プリスケーラ１１４フレームカウンタ１１６微調整カウンタ１１７微調整レジスタ１１８初期レベルレジスタ１１９有効ビット長レジスタ１２０ビットカウンタ１２１ＭＴＧＲＡＭ１２２シフトレジスタ１２３インクリメント／デクリメント回路１２４デジタル／アナログ（Ｄ／Ａ）変換回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者東條敏幸東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者大久保剛東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者松浦浩幸茨城県日立市幸町３丁目１番１号株式会社日立製作所日立工場内 (72)発明者屋鋪直樹東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者芝崎信雄東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (56)参考文献特開平３−57308（ＪＰ，Ａ) 特開平４−149788（ＪＰ，Ａ) 特開平３−136178（ＪＰ，Ａ) 特開昭58−161503（ＪＰ，Ａ) 特開昭63−13506（ＪＰ，Ａ) 特開昭62−53051（ＪＰ，Ａ) 実開昭63−92428（ＪＰ，Ｕ) 実開昭63−85210（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 4/00 H03B 28/00

Claims

(57)【特許請求の範囲】

【請求項１】外部端子と、中央処理装置と、波形成形回路とを含むシングルチップマイクロコンピュ
ータであって、上記波形成形回路は、アドレス発生回路と、上記外部端
子へ出力されるべき出力波形の波形情報を表す複数ビッ
トのデータを格納し、上記アドレス発生回路からのアク
セスに応答して、所定データを出力し、且つ、所望の出
力波形を得るために上記波形情報が上記中央処理装置に
よって変更可能にされるメモリと、第１クロック信号を
受けて該第１クロック信号を所定数まで計数する毎に第
１パルス信号を発生する第１カウンターと、第２クロッ
ク信号を受けて上記第２クロック信号を所定数まで計数
する毎に信号を発生する第２カウンターと、上記第１お
よび第２カウンターの動作を制御するカウンター制御回
路と、上記メモリから出力されたデータに基づいて、上
記外部端子へ出力されるべきアナログ電圧信号を発生す
る変換回路とを含み、上記アドレス発生回路は、上記第１パルスを所定回数受
けた場合に上記メモリにアクセスし、上記カウンター制御回路は、上記アナログ電圧信号が所
定のレベルになった場合に、上記第１カウンターの計数
動作を停止し、上記第２カウンターの計数動作に従って
上記アナログ電圧信号の所定のレベルを保持し、上記第
２カウンターが所定数まで計数した後に、再度、上記第
１カウンターの計数動作を開始することを特徴とするシ
ングルチップマイクロコンピュータ。
【請求項２】請求項１記載のシングルチップマイクロ
コンピュータにおいて、上記メモリは、上記アドレス発生回路から供給されるア
ドレス信号をデコードする第１デコード回路と、上記中
央処理装置から供給されるアドレス信号をデコードする
第２デコード回路と、を含むことを特徴とするシングル
チップマイクロコンピュータ。
【請求項３】請求項２記載のシングルチップマイクロ
コンピュータにおいて、さらに、上記中央処理装置と上記第２デコード回路とに結合され
たアドレスバスと、上記中央処理装置と上記メモリとに
結合されたデータバスと、を含むことを特徴とするシン
グルチップマイクロコンピュータ。
【請求項４】請求項３記載のシングルチップマイクロ
コンピュータにおいて、上記メモリ内の各メモリセルは、上記第１デコード回路
からの第１選択信号及び上記第２デコード回路からの第
２選択信号を受けるようにされると共に、上記データバ
スに結合されたデータ入力端子と、上記変換回路の入力
に結合されたデータ出力端子とを有することを特徴とす
るシングルチップマイクロコンピュータ。
【請求項５】請求項４記載のシングルチップマイクロ
コンピュータにおいて、さらに、上記メモリの有効デー
タ範囲を指定し、かつ、出力波形の１周期を指定するた
めの値が設定されるレジスタを、含み、上記アドレス発生回路は、上記レジスタによって指定さ
れる１周期のうちの半周期毎に、割り込み信号を上記中
央処理装置へ発生する手段を含み、上記中央処理装置は、上記割り込み信号の受領に応答し
て、上記メモリの有効データ範囲内の上記アドレス発生
回路によってアクセスされていない半分の領域に格納さ
れる出力波形の波形情報を表す複数ビットのデータのデ
ータを書き換えることを特徴とするシングルチップマイ
クロコンピュータ。
【請求項６】請求項５記載のシングルチップマイクロ
コンピュータにおいて、さらに、上記アドレスバスと上
記データバスとに結合され、上記メモリに格納されるべ
き出力波形の波形情報を表す複数ビットのデータを記憶
する第２メモリを含み、上記中央処理装置は、上記割り込み信号に応答して、上
記第２メモリに記憶された出力波形の波形情報を表す複
数ビットのデータの内の所望ビット数のデータを上記メ
モリへ書き込むことを特徴とするシングルチップマイク
ロコンピュータ。
【請求項７】請求項５記載のシングルチップマイクロ
コンピュータにおいて、上記レジスタは、上記アドレスバス及び上記データバス
に結合され、上記中央処理装置は、上記アドレスバス及び上記データ
バスを用いて、上記レジスタへ上記値を設定することを
特徴とするシングルチップマイクロコンピュータ。
【請求項８】請求項６記載のシングルチップマイクロ
コンピュータにおいて、上記メモリは、ランダムアクセスメモリであり、上記第２メモリは、リードオンリメモリであることを特
徴とするシングルチップマイクロコンピュータ。
【請求項９】請求項１記載のシングルチップマイクロ
コンピュータにおいて、上記変換回路は、さらに、上記パルス信号の受領に応答
して、上記メモリからの所定ビット数のデータを１ビッ
トずつ出力するシフトレジスタと、上記シフトレジスタの出力を受け、上記シフトレジスタ
の出力に基づいて変更される所定ビットのディジタル値
を出力するディジタル制御回路と、上記ディジタル値を受け、上記外部端子へ上記ディジタ
ル値を表わす上記アナログ電圧信号を出力するディジタ
ル−アナログ変換回路と、を含み、上記カウンター制御回路は、上記ディジタル値を受ける
ように結合され、上記ディジタル値が所定値か否かを検
査することにより上記アナログ電圧信号のレベルが所定
値か否か判定することを特徴とするシングルチップマイ
クロコンピュータ。
【請求項１０】請求項９記載のシングルチップマイク
ロコンピュータにおいて、上記波形成形回路は、さらに、上記第１カウンターによ
って計数される上記第１クロック信号の上記所定数を表
わす第１値を格納する第１レジスターと、上記第２カウ
ンターによって計数される上記第２クロック信号の上記
所定数を表わす第２値を格納する第２レジスターと、を
含むことを特徴とするシングルチップマイクロコンピュ
ータ。
【請求項１１】請求項１０記載のシングルチップマイ
クロコンピュータにおいて、上記波形成形回路内の上記第１乃至第２レジスターは、
上記アドレスバスとデータバスとにそれぞれ結合され、
上記中央処理装置によって、上記第１値乃至第２値がそ
れぞれ書き込まれることを特徴とするシングルチップマ
イクロコンピュータ。
【請求項１２】請求項１１記載のシングルチップマイ
クロコンピュータにおいて、上記波形成形回路は、さらに、基準クロック信号を受
け、上記基準クロック信号を所定分周比で分周して上記
第１クロック信号を形成し、上記第１カウンターへ上記
第１クロック信号を供給する第１プリスケーラと、上記
基準クロック信号を受け、上記基準クロック信号を所定
分周比で分周して上記第２クロック信号を形成し、上記
第２カウンターへ上記第２クロック信号を供給する第２
プリスケーラと、上記第１乃至第２プリスケーラに結合
され、上記第１プリスケーラの所定分周比を表わす第１
制御データ、および、上記第２プリスケーラの所定分周
比を表わす第２制御データを出力する制御回路と、を含
むことを特徴とするシングルチップマイクロコンピュー
タ。
【請求項１３】請求項１２記載のシングルチップマイ
クロコンピュータにおいて、さらに、上記メモリの有効データ範囲を指定し、かつ、
出力波形の１周期を指定するための値が設定されるレジ
スタを、含み、上記アドレス発生回路は、上記レジスタによって指定さ
れる１周期のうちの半周期毎に、割り込み信号を上記中
央処理装置へ発生する手段を含み、上記中央処理装置は、上記割り込み信号の受領に応答し
て、上記メモリの有効データ範囲内の上記アドレス発生
回路によってアクセスされていない半分の領域に格納さ
れる出力波形の波形情報を表す複数ビットのデータのデ
ータを書き換えることを特徴とするシングルチップマイ
クロコンピュータ。
【請求項１４】請求項１３記載のシングルチップマイ
クロコンピュータにおいて、さらに、上記アドレスバスと上記データバスとに結合さ
れ、上記メモリに格納されるべき出力波形の波形情報を
表す複数ビットのデータを記憶する第２メモリを含み、上記中央処理装置は、上記割り込み信号に応答して、上
記第２メモリに記憶された出力波形の波形情報を表す複
数ビットのデータの内の所望ビット数のデータを上記メ
モリへ書き込むことを特徴とするシングルチップマイク
ロコンピュータ。
【請求項１５】請求項１３記載のシングルチップマイ
クロコンピュータにおいて、上記レジスタは、上記アドレスバス及び上記データバス
に結合され、上記中央処理装置は、上記アドレスバス及び上記データ
バスを用いて、上記レジスタへ上記値を設定することを
特徴とするシングルチップマイクロコンピュータ。
【請求項１６】請求項１４記載のシングルチップマイ
クロコンピュータにおいて、上記メモリは、ランダムアクセスメモリであり、上記第２メモリは、リードオンリメモリであることを特
徴とするシングルチップマイクロコンピュータ。
【請求項１７】請求項９記載のシングルチップマイク
ロコンピュータにおいて、上記ディジタル制御回路は、上記アナログ−ディジタル変換回路へ供給されるべき上
記ディジタル値を保持するラッチ回路と、上記ラッチ回路からのディジタル値を受け、上記シフト
レジスタの第１レベルの出力信号に応答して、インクリ
メントされたディジタル値をその出力へ供給するインク
リメント回路と、上記ラッチ回路からのディジタル値を受け、上記シフト
レジスタの第１レベルの出力信号に応答して、デクリメ
ントされたディジタル値をその出力へ供給するデクリメ
ント回路と、上記インクリメント回路およびデクリメント回路の出力
に結合され、カウンタ制御回路の検査結果に応答し、上
記ラッチ回路に格納されたディジタル値を更新するため
に、上記インクリメントされたディジタル値と上記デク
リメントされたディジタル値といずれか一方を上記ラッ
チ回路へ選択的に供給するマルチプレクサとを含み、上記インクリメント回路および上記デクリメント回路が
上記シフトレジスタの第２レベルの出力信号を受けたと
き、上記ラッチ回路に格納されたディジタル値はそのま
ま維持されることを特徴とするシングルチップマイクロ
コンピュータ。
【請求項１８】アドレス発生回路と、外部端子へ出力
されるべき出力波形の波形情報を表す複数ビットのデー
タを格納し、上記アドレス発生回路からのアクセスに応
答して、所定データを出力し、且つ、所望の出力波形を
得るために上記波形情報が中央処理装置によって変更可
能にされるメモリと、第１クロック信号を受けて該第１
クロック信号を所定数まで計数する毎に第１パルス信号
を発生する第１カウンターと、第２クロック信号を受け
て上記第２クロック信号を所定数まで計数する毎に信号
を発生する第２カウンターと、上記第１および第２カウ
ンターの動作を制御するカウンター制御回路と、上記メ
モリから出力されたデータに基づいて、上記外部端子へ
出力されるべきアナログ電圧信号を発生する変換回路と
を含み、上記アドレス発生回路は、上記第１パルスを所定回数受
けた場合に上記メモリにアクセスし、上記カウンター制御回路は、上記アナログ電圧信号が所
定のレベルになった場合に、上記第１カウンターの計数
動作を停止し、上記第２カウンターの計数動作に従って
上記アナログ電圧信号の所定のレベルを保持し、上記第
２カウンターが所定数まで計数した後に、再度、上記第
１カウンターの計数動作を開始することを特徴とする波
形整形回路。