JPH0471230B2 - - Google Patents
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- JPH0471230B2 JPH0471230B2 JP60217246A JP21724685A JPH0471230B2 JP H0471230 B2 JPH0471230 B2 JP H0471230B2 JP 60217246 A JP60217246 A JP 60217246A JP 21724685 A JP21724685 A JP 21724685A JP H0471230 B2 JPH0471230 B2 JP H0471230B2
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- JP
- Japan
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- data
- pixel data
- binary pixel
- bits
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- 239000000872 buffer Substances 0.000 claims description 17
- 238000001914 filtration Methods 0.000 claims description 14
- 230000008707 rearrangement Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Image Processing (AREA)
- Editing Of Facsimile Originals (AREA)
Description
（産業上の利用分野）
本発明は、フアクシミリ等のように図形を順次
走査して得られる白、黒画素に対応する２値画像
データのフイルタリング回路に関し、更に詳しく
は、メモリを利用した２値画像フイルタリング回
路であつて、メモリ容量の削減に関する。 （従来の技術） 第６図は、従来のメモリを利用した２値画像フ
イルタリング回路の構成概略図である。図中、１
は注目画素とその周辺画素の合計Ｎビツト（ｍ×
ｎ）からなるフイルタであり、２はこのフイルタ
１からのＮビツトのパターンデータを入力するメ
モリで、ここからＮビツトのパターンに従つてフ
イルタリングされたデータを出力する。 （発明が解決しようとする問題点） このような構成の２値画像フイルタリング回路
においては、フイルタ１のサイズに応じて、大容
量のメモリ２を必要とする。例えば、３×３＝９
ビツトのフイルタの場合、29＝512ビツトのメモ
リでよいが、４×４の場合は216＝64Kビツト、
５×５の場合は225＝33Mビツトのメモリが必要
となる。 本発明はこのような問題点に鑑みてなされたも
ので、その目的は、フイルタの特性がある制約下
にある場合、大きなサイズのフイルタを小容量の
メモリを用いて簡単な構成で実現することにあ
る。 （問題点を解決するための手段） 前記した問題点を解決する本発明は、注目画素
とその周辺画素からなるＮビツトの２値画像デー
タ群を入力し、このデータ群からなるフイルタパ
ターンをランダムに変化する部分と、ある決まつ
た変化しかしない部分とに分けて並び変える回路
と、この並び変え回路で並べ変えられたデータを
保持するラインバツフアと、このラインバツフア
のある決まつた変化しかしない部分に保持されて
いるＫビツト（但しＫ＜Ｎ）のデータと、予め設
定したある決まつた変化パターンのＫビツトのデ
ータ又はＫビツトから考慮する必要のないビツト
をマスクしたデータとを比較し、どの変化パター
ンかを選定するコンパレータ群と、このコンパレ
ータ群によつて選定された変化パターンを代表す
るデータと前記ラインバツフアのランダムに変化
する部分に保持されているＮ−Ｋビツトのデータ
とを入力し、これらのデータに応じたフイルタリ
ングデータを出力するメモリと、このメモリから
のフイルタリングデータと前記ラインバツフアか
らの注目画素データとを選択するセレクタとを備
えたことを特徴とするものである。 （実施例） 以下、図面を用いて本発明の実施例を詳細に説
明する。 第１図は、本発明の一実施例の構成ブロツク図
である。図において、１はＮビツト（ｍ×ｎ）か
らなるフイルタで、ここからは注目画素とその周
辺画素の合計Ｎビツトの２値画像データS1〜SN
が出力される。２はフイルタ１からの２値画像デ
ータS1〜SNを入力し、フイルタ１のパターンを
ランダムに変化する部分と、ある決まつた変化し
かしない部分（変化の数が限られている部分）と
に分け、並び変える回路、３はこの並べ変え回路
２で並べ変えられて出力されるデータを入力する
ラインバツフアで、３１には注目画素のデータ
が、３２にはランダムに変化する部分の画素のデ
ータが、又３３には変化の数が限られている部分
のＫビツト（但しＫはＫ＜Ｎとする）の画素のデ
ータがそれぞれ保持される。４はマスク及びパタ
ーンの設定手段で、例えばコンピユータが用いら
れ、マスクパターン及びフイルタパターンを設
定、変更する。５１，５２，…は設定手段４によ
つて設定されたマスクパターンを保持するマスク
パターンレジスタ、６１，６２…は設定手段４に
よつて設定されたフイルタパターンを保持するフ
イルタパターンレジスタである。７１，７２…は
マスク回路で、各マスク回路には、ラインバツフ
ア３から、変化数が限られている部分のＫビツト
の画素データがそれぞれ並列に印加され、この画
素データをマスクパターンレジスタ５１，５２…
からの信号（この信号もＫビツトとする）によつ
てマスキングする。８１，８２…は各マスク回路
７１，７２…からの信号とフイルタパターンレジ
スタ６１，６２…からの信号（この信号もＫビツ
トとする）とを比較するコンパレータで、両信号
が一致した時、それぞれ１ビツトの信号を出力す
る。９は各コンパレータ８１，８２…からの信号
をエンコードするエンコーダ、１０はメモリであ
る。このメモリ１０には、ラインバツフア３の３
１及び３２の部分からのＮ−Ｋビツトの画素デー
タが与えられると共に、エンコーダ９からのデー
タが与えられる。１１は各コンパレータ８１，８
２…からの信号のオアをとるオアゲート、１２は
セレクタで、オアゲート１１からの信号によつ
て、ラインバツフア３の３１に保持されている注
目画素データと、メモリ１０からのフイルタリン
グされたデータとを選択して出力する。 このように構成した回路において、フイルタ１
が、５×５＝25ビツトからなり、フイルタパター
ンが第２図及び第３図のように２通りに変化する
場合を例にとつてその動作を以下に説明する。 第２図及び第３図において、（−）はフイルタ
リング処理に関して考慮しない（Don′ ｔ
care）ビツトであり、“０”，“１”がマツチング
した時、X1〜X9やY1〜Y9のパターンにより、出
力の“１”又は“０”を決定し、これ以外の場合
は、中心の値を出力するものとする。 又、５×５のフイルタ１において、各ますの位
置に第４図に示すようにS1〜S25の名前を付す。
ここでは、S25の点の画素データをフイルタリン
グするために、その周辺位置S1〜S24の画素デー
タが取り込まれる。 第５図は、第１図の要部を、第２図、第３図の
フイルタパターンに合せて簡略化した図で、マス
ク回路及びコンパレータからなる回路を２系統設
け、エンコーダ９を省略したものを示してあり、
ここでは、第４図のS1〜S16の合計16ビツトがパ
ターンの変化の数が限られている（この例では変
化数は簡単にするために２としてある）画素デー
タ群であり、S17〜S25の合計９ビツトがパターン
がランダムに変化する画素データ群である。 マスクパターンレジスタ５１，５２、フイルタ
パターンレジスタ６１，６２には、第２図及び第
３図のフイルタパターンに対応して次表のような
データが設定される。
走査して得られる白、黒画素に対応する２値画像
データのフイルタリング回路に関し、更に詳しく
は、メモリを利用した２値画像フイルタリング回
路であつて、メモリ容量の削減に関する。 （従来の技術） 第６図は、従来のメモリを利用した２値画像フ
イルタリング回路の構成概略図である。図中、１
は注目画素とその周辺画素の合計Ｎビツト（ｍ×
ｎ）からなるフイルタであり、２はこのフイルタ
１からのＮビツトのパターンデータを入力するメ
モリで、ここからＮビツトのパターンに従つてフ
イルタリングされたデータを出力する。 （発明が解決しようとする問題点） このような構成の２値画像フイルタリング回路
においては、フイルタ１のサイズに応じて、大容
量のメモリ２を必要とする。例えば、３×３＝９
ビツトのフイルタの場合、29＝512ビツトのメモ
リでよいが、４×４の場合は216＝64Kビツト、
５×５の場合は225＝33Mビツトのメモリが必要
となる。 本発明はこのような問題点に鑑みてなされたも
ので、その目的は、フイルタの特性がある制約下
にある場合、大きなサイズのフイルタを小容量の
メモリを用いて簡単な構成で実現することにあ
る。 （問題点を解決するための手段） 前記した問題点を解決する本発明は、注目画素
とその周辺画素からなるＮビツトの２値画像デー
タ群を入力し、このデータ群からなるフイルタパ
ターンをランダムに変化する部分と、ある決まつ
た変化しかしない部分とに分けて並び変える回路
と、この並び変え回路で並べ変えられたデータを
保持するラインバツフアと、このラインバツフア
のある決まつた変化しかしない部分に保持されて
いるＫビツト（但しＫ＜Ｎ）のデータと、予め設
定したある決まつた変化パターンのＫビツトのデ
ータ又はＫビツトから考慮する必要のないビツト
をマスクしたデータとを比較し、どの変化パター
ンかを選定するコンパレータ群と、このコンパレ
ータ群によつて選定された変化パターンを代表す
るデータと前記ラインバツフアのランダムに変化
する部分に保持されているＮ−Ｋビツトのデータ
とを入力し、これらのデータに応じたフイルタリ
ングデータを出力するメモリと、このメモリから
のフイルタリングデータと前記ラインバツフアか
らの注目画素データとを選択するセレクタとを備
えたことを特徴とするものである。 （実施例） 以下、図面を用いて本発明の実施例を詳細に説
明する。 第１図は、本発明の一実施例の構成ブロツク図
である。図において、１はＮビツト（ｍ×ｎ）か
らなるフイルタで、ここからは注目画素とその周
辺画素の合計Ｎビツトの２値画像データS1〜SN
が出力される。２はフイルタ１からの２値画像デ
ータS1〜SNを入力し、フイルタ１のパターンを
ランダムに変化する部分と、ある決まつた変化し
かしない部分（変化の数が限られている部分）と
に分け、並び変える回路、３はこの並べ変え回路
２で並べ変えられて出力されるデータを入力する
ラインバツフアで、３１には注目画素のデータ
が、３２にはランダムに変化する部分の画素のデ
ータが、又３３には変化の数が限られている部分
のＫビツト（但しＫはＫ＜Ｎとする）の画素のデ
ータがそれぞれ保持される。４はマスク及びパタ
ーンの設定手段で、例えばコンピユータが用いら
れ、マスクパターン及びフイルタパターンを設
定、変更する。５１，５２，…は設定手段４によ
つて設定されたマスクパターンを保持するマスク
パターンレジスタ、６１，６２…は設定手段４に
よつて設定されたフイルタパターンを保持するフ
イルタパターンレジスタである。７１，７２…は
マスク回路で、各マスク回路には、ラインバツフ
ア３から、変化数が限られている部分のＫビツト
の画素データがそれぞれ並列に印加され、この画
素データをマスクパターンレジスタ５１，５２…
からの信号（この信号もＫビツトとする）によつ
てマスキングする。８１，８２…は各マスク回路
７１，７２…からの信号とフイルタパターンレジ
スタ６１，６２…からの信号（この信号もＫビツ
トとする）とを比較するコンパレータで、両信号
が一致した時、それぞれ１ビツトの信号を出力す
る。９は各コンパレータ８１，８２…からの信号
をエンコードするエンコーダ、１０はメモリであ
る。このメモリ１０には、ラインバツフア３の３
１及び３２の部分からのＮ−Ｋビツトの画素デー
タが与えられると共に、エンコーダ９からのデー
タが与えられる。１１は各コンパレータ８１，８
２…からの信号のオアをとるオアゲート、１２は
セレクタで、オアゲート１１からの信号によつ
て、ラインバツフア３の３１に保持されている注
目画素データと、メモリ１０からのフイルタリン
グされたデータとを選択して出力する。 このように構成した回路において、フイルタ１
が、５×５＝25ビツトからなり、フイルタパター
ンが第２図及び第３図のように２通りに変化する
場合を例にとつてその動作を以下に説明する。 第２図及び第３図において、（−）はフイルタ
リング処理に関して考慮しない（Don′ ｔ
care）ビツトであり、“０”，“１”がマツチング
した時、X1〜X9やY1〜Y9のパターンにより、出
力の“１”又は“０”を決定し、これ以外の場合
は、中心の値を出力するものとする。 又、５×５のフイルタ１において、各ますの位
置に第４図に示すようにS1〜S25の名前を付す。
ここでは、S25の点の画素データをフイルタリン
グするために、その周辺位置S1〜S24の画素デー
タが取り込まれる。 第５図は、第１図の要部を、第２図、第３図の
フイルタパターンに合せて簡略化した図で、マス
ク回路及びコンパレータからなる回路を２系統設
け、エンコーダ９を省略したものを示してあり、
ここでは、第４図のS1〜S16の合計16ビツトがパ
ターンの変化の数が限られている（この例では変
化数は簡単にするために２としてある）画素デー
タ群であり、S17〜S25の合計９ビツトがパターン
がランダムに変化する画素データ群である。 マスクパターンレジスタ５１，５２、フイルタ
パターンレジスタ６１，６２には、第２図及び第
３図のフイルタパターンに対応して次表のような
データが設定される。
【表】
マスク回路７１，７２は、ラインバツフア３の
３３に保持されている画素位置S1〜S16の合計16
ビツトのデータと、マスクパターンレジスタ５
１，５２からの表に示すような合計16ビツトのデ
ータとを入力し、マスクパターンレジスタ５１，
５２からの信号が“０”のビツトについては、考
慮せず（Don′ ｔ care）として動作する。即
ち、S1，S5，S9，S13に対応するビツトはマスク
されて“０”になり、又フイルタパターンレジス
タ６１，６２において、S1，S5，S9，S13に対応
するビツトには、“０”が設定されていて、これ
らの各ビツトは、コンパレータ８１，８２でのマ
ツチングに影響を与えないようになつている。 コンパレータ８１，８２では、マスク回路７
１，７２からの16ビツトデータと、フイルタパタ
ーンレジスタ６１，６２からの16ビツトデータと
を比較し、ラインバツフア３の３３部分に保持さ
れたデータのパターンが、第２図のパターンか第
３図のパターンかを選定する。即ち、ラインバツ
フア３の３３部分に保持されたデータのS2〜S4，
S6〜S8，S10〜S12，S14〜S16が全て“０”の時、
コンパレータ８１の出力が“１”、コンパレータ
８２の出力が“０”となり、S2〜S4，S6〜S8，
S10〜S12，S14〜S16が全て“１”の時、コンパレ
ータ８２の出力が“１”、コンパレータ８１の出
力が“０”となる。 メモリ１０は、ラインバツフア３の３１及び３
２からの合計９ビツトの画素データA0〜A8と、
コンパレータ８１からの信号A9を入力している。
ここでは1024×１ビツトのメモリが用いられてお
り、コンパレータ８１の出力A9が“１”のメモ
リエリア（上方512ビツト）には、第２図のX1〜
X9のパターンに従つたフイルタリングデータが
格納され、又、出力A9が“０”のメモリエリア
（下方512ビツト）には、第３図のY1〜Y9のパタ
ーンに従つたフイルタリングデータが格納されて
いる。 セレクタ１２は、オアゲート１１からの信号に
応じて、メモリ１０からのフイルタリングされた
信号Ａと、ラインバツフア３の３１に保持されて
いる注目画素の信号Ｂとを選択して出力する。 以上のような動作によつて、フイルタのサイズ
が５×５の２値画像フイルタリング回路を、1024
×１ビツトのメモリを利用して実現することがで
きる。 尚、上記の実施例において、マスク回路６１，
６２…は、フイルタますの中で考慮する必要のな
いビツトが存在する場合に設けるもので、そのよ
うなビツトが無い時は、各マスク回路は省略され
る。 （発明の効果） 以上説明したように、本発明は、フイルタパタ
ーンに存在する決まつた変化しない部分を、コン
パレータ群によつて、予め設定してある複数のパ
ターンのどれに該当するのか選定し、ビツト数を
減少させてメモリに与えるようにしたものであ
る。従つて、本発明によれば、大きなサイズの２
値画像フイルタリング回路を比較的小容量のメモ
リを利用して実現できる。
３３に保持されている画素位置S1〜S16の合計16
ビツトのデータと、マスクパターンレジスタ５
１，５２からの表に示すような合計16ビツトのデ
ータとを入力し、マスクパターンレジスタ５１，
５２からの信号が“０”のビツトについては、考
慮せず（Don′ ｔ care）として動作する。即
ち、S1，S5，S9，S13に対応するビツトはマスク
されて“０”になり、又フイルタパターンレジス
タ６１，６２において、S1，S5，S9，S13に対応
するビツトには、“０”が設定されていて、これ
らの各ビツトは、コンパレータ８１，８２でのマ
ツチングに影響を与えないようになつている。 コンパレータ８１，８２では、マスク回路７
１，７２からの16ビツトデータと、フイルタパタ
ーンレジスタ６１，６２からの16ビツトデータと
を比較し、ラインバツフア３の３３部分に保持さ
れたデータのパターンが、第２図のパターンか第
３図のパターンかを選定する。即ち、ラインバツ
フア３の３３部分に保持されたデータのS2〜S4，
S6〜S8，S10〜S12，S14〜S16が全て“０”の時、
コンパレータ８１の出力が“１”、コンパレータ
８２の出力が“０”となり、S2〜S4，S6〜S8，
S10〜S12，S14〜S16が全て“１”の時、コンパレ
ータ８２の出力が“１”、コンパレータ８１の出
力が“０”となる。 メモリ１０は、ラインバツフア３の３１及び３
２からの合計９ビツトの画素データA0〜A8と、
コンパレータ８１からの信号A9を入力している。
ここでは1024×１ビツトのメモリが用いられてお
り、コンパレータ８１の出力A9が“１”のメモ
リエリア（上方512ビツト）には、第２図のX1〜
X9のパターンに従つたフイルタリングデータが
格納され、又、出力A9が“０”のメモリエリア
（下方512ビツト）には、第３図のY1〜Y9のパタ
ーンに従つたフイルタリングデータが格納されて
いる。 セレクタ１２は、オアゲート１１からの信号に
応じて、メモリ１０からのフイルタリングされた
信号Ａと、ラインバツフア３の３１に保持されて
いる注目画素の信号Ｂとを選択して出力する。 以上のような動作によつて、フイルタのサイズ
が５×５の２値画像フイルタリング回路を、1024
×１ビツトのメモリを利用して実現することがで
きる。 尚、上記の実施例において、マスク回路６１，
６２…は、フイルタますの中で考慮する必要のな
いビツトが存在する場合に設けるもので、そのよ
うなビツトが無い時は、各マスク回路は省略され
る。 （発明の効果） 以上説明したように、本発明は、フイルタパタ
ーンに存在する決まつた変化しない部分を、コン
パレータ群によつて、予め設定してある複数のパ
ターンのどれに該当するのか選定し、ビツト数を
減少させてメモリに与えるようにしたものであ
る。従つて、本発明によれば、大きなサイズの２
値画像フイルタリング回路を比較的小容量のメモ
リを利用して実現できる。
第１図は本発明の一実施例の構成ブロツク図、
第２図及び第３図はフイルタパターンの説明図、
第４図はフイルタの各位置に付した名前の説明
図、第５図は第１図の要部を第２図、第３図のフ
イルタパターンに合せて簡略化したブロツク図、
第６図は従来のフイルタリング回路の構成概略図
である。 １…フイルタ、２…並び変え回路、３…ライン
バツフア、４…マスク及びパターン設定手段、５
１，５２…マスクパターンレジスタ、６１，６２
…フイルタパターンレジスタ、７１，７２…マス
ク回路、８１，８２…コンパレータ、９…エンコ
ーダ、１０…メモリ、１１…オアゲート、１２…
セレクタ。
第２図及び第３図はフイルタパターンの説明図、
第４図はフイルタの各位置に付した名前の説明
図、第５図は第１図の要部を第２図、第３図のフ
イルタパターンに合せて簡略化したブロツク図、
第６図は従来のフイルタリング回路の構成概略図
である。 １…フイルタ、２…並び変え回路、３…ライン
バツフア、４…マスク及びパターン設定手段、５
１，５２…マスクパターンレジスタ、６１，６２
…フイルタパターンレジスタ、７１，７２…マス
ク回路、８１，８２…コンパレータ、９…エンコ
ーダ、１０…メモリ、１１…オアゲート、１２…
セレクタ。
Claims (1)
- 【特許請求の範囲】 １ 注目画素とその周辺画素からなるＮビツトの
２値画素データ群を入力し、この２値画素データ
群をランダムに変化する部分と、ある決まつた変
化しかしない部分とに分けて並び変える回路と、 この並び変え回路で並び変えられたデータをラ
ンダムに変化するＮ−Ｋビツト（但しＮ＞Ｋ）の
２値画素データと、ある決まつた変化しかしない
Ｋビツトの２値画素データとに分けて保持するラ
インバツフアと、 このラインバツフアに保持されている前記ある
決まつた変化しかしないＫビツトの２値画素デー
タから考慮する必要のないビツトをマスクしたデ
ータと、前記ある決まつた変化しかしないＫビツ
トの２値画素データの全ての変化パターンとを比
較し、どの変化パターンに該当するかを選定し、
選定結果を出力するコンパレータ群と、 このコンパレータ群の前記選定結果に対応する
データ及び前記ラインバツフアに保持されている
ランダムに変化するＮ−Ｋビツトの２値画素デー
タ群とにより指定される格納領域のフイルタリン
グデータを出力するメモリと、 前記コンパレータ群の選定結果に基づいて前記
メモリからのフイルタリングデータと前記ライン
バツフアからの注目画素データとを選択するセレ
クタと を備えた２値画素フイルタリング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217246A JPS6277688A (ja) | 1985-09-30 | 1985-09-30 | ２値画像フィルタリング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217246A JPS6277688A (ja) | 1985-09-30 | 1985-09-30 | ２値画像フィルタリング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6277688A JPS6277688A (ja) | 1987-04-09 |
| JPH0471230B2 true JPH0471230B2 (ja) | 1992-11-13 |
Family
ID=16701139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60217246A Granted JPS6277688A (ja) | 1985-09-30 | 1985-09-30 | ２値画像フィルタリング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6277688A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4737290B2 (ja) | 2006-12-22 | 2011-07-27 | パナソニック株式会社 | レーザ加工装置及びそれを用いたレーザ加工方法 |
| JP5634175B2 (ja) | 2010-09-02 | 2014-12-03 | 本田技研工業株式会社 | 搬送装置 |
| JP5926961B2 (ja) | 2012-01-10 | 2016-05-25 | 本田技研工業株式会社 | ワーク支持装置 |
-
1985
- 1985-09-30 JP JP60217246A patent/JPS6277688A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6277688A (ja) | 1987-04-09 |
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