JPS6174456A - ブロツクラインメモリ制御方式 - Google Patents
ブロツクラインメモリ制御方式Info
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- JPS6174456A JPS6174456A JP59195846A JP19584684A JPS6174456A JP S6174456 A JPS6174456 A JP S6174456A JP 59195846 A JP59195846 A JP 59195846A JP 19584684 A JP19584684 A JP 19584684A JP S6174456 A JPS6174456 A JP S6174456A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数画素を含むブロックを対象としてファク
シミリのデータ圧縮を行う画像処理回路に於いて、原稿
の走査読取りを行う読取回路からの画像データをバッフ
ァリングしてデータ圧縮回路に加える為のラインメモリ
を有効に使用することができるブロックラインメモリ制
御方式に関するものである。
シミリのデータ圧縮を行う画像処理回路に於いて、原稿
の走査読取りを行う読取回路からの画像データをバッフ
ァリングしてデータ圧縮回路に加える為のラインメモリ
を有効に使用することができるブロックラインメモリ制
御方式に関するものである。
原稿の走査読取りを行う読取回路からの画像データは、
原稿の送り速度が一定で、且つ読取走査速度が一定であ
るから、一定速度で転送されることになる。しかし、そ
の画像データを圧縮する為のデータ圧縮回路の処理速度
は、画像データの内容によって変化するものである。従
って、第４図に示すように、読取回路ｌとデータ圧縮回
路３との間にブロックラインメモリを設けて、画像デー
タのバッファリングを行うものである。
原稿の送り速度が一定で、且つ読取走査速度が一定であ
るから、一定速度で転送されることになる。しかし、そ
の画像データを圧縮する為のデータ圧縮回路の処理速度
は、画像データの内容によって変化するものである。従
って、第４図に示すように、読取回路ｌとデータ圧縮回
路３との間にブロックラインメモリを設けて、画像デー
タのバッファリングを行うものである。
又データ圧縮方式として、複数ラインの画素を一括して
処理する方式があり、その場合には、ブロックラインメ
モリ２に於いて画像データの入出力の順序を変更する必
要がある。
処理する方式があり、その場合には、ブロックラインメ
モリ２に於いて画像データの入出力の順序を変更する必
要がある。
例えば、４×４のディザマトリクスを用いたディザ画像
データを、パターン予測符号化方式等により圧縮する場
合には、２×４画素を１ブロツクとしてデータ圧縮処理
を行うことになり、このような画像データの圧縮処理に
於いて、第５図の（ａｌに示すよ、うに、各ラインＬｌ
、Ｌ２．Ｌ３． ・・・が１〜ｍの画素からなる場合
、ブロックラインメモリ２には、ラインＬ１の画素（１
〜４）、 （５〜８）、・・・ （ｍ−３〜ｍ）の４画
素のデータが順次入力され、次にラインＬ２の画素（１
〜４）、（５〜８）、・・・（ｍ−３〜ｍ）の４画素の
データが順次入力されることになる。このブ、 ロック
ラインメモリ２の出力は、入力順序とは異なり、ライン
ＬＬ、Ｌ２の画素（１〜４）、（５〜８）、・・・ （
ｍ−３〜ｍ）の８画素について行われることになる。即
ち、太線で示す２×４画素のデータがブロックデータと
して最初に読出され、データ圧縮回路３に転送される。
データを、パターン予測符号化方式等により圧縮する場
合には、２×４画素を１ブロツクとしてデータ圧縮処理
を行うことになり、このような画像データの圧縮処理に
於いて、第５図の（ａｌに示すよ、うに、各ラインＬｌ
、Ｌ２．Ｌ３． ・・・が１〜ｍの画素からなる場合
、ブロックラインメモリ２には、ラインＬ１の画素（１
〜４）、 （５〜８）、・・・ （ｍ−３〜ｍ）の４画
素のデータが順次入力され、次にラインＬ２の画素（１
〜４）、（５〜８）、・・・（ｍ−３〜ｍ）の４画素の
データが順次入力されることになる。このブ、 ロック
ラインメモリ２の出力は、入力順序とは異なり、ライン
ＬＬ、Ｌ２の画素（１〜４）、（５〜８）、・・・ （
ｍ−３〜ｍ）の８画素について行われることになる。即
ち、太線で示す２×４画素のデータがブロックデータと
して最初に読出され、データ圧縮回路３に転送される。
次はラインＬｌ、Ｌ２の画素５〜８の２×４画素のデー
タが読出される。以下（ｂｌに示すように、奇数ライン
と偶数ラインとからなるブロックラインの画素ｉ〜ｉ＋
３の２×４画素がブロックデータとして読出されて、デ
ータ圧縮回路３に転送されるものである。
タが読出される。以下（ｂｌに示すように、奇数ライン
と偶数ラインとからなるブロックラインの画素ｉ〜ｉ＋
３の２×４画素がブロックデータとして読出されて、デ
ータ圧縮回路３に転送されるものである。
第６図は従来のブロックラインメモリのブロック図であ
り、読取回路１からの画像データ（４ビツト／１ワード
）は、レジスタ４にラッチされ、デマルチプレクサ５
（ＤＭＰＸ）によって、奇数ラインメモリ６ （Ｌ
Ｍ）、偶数ラインメモリ８ （ＬＭ）、 奇数ラインメ
モリ７ （ＬＭ）、偶数ラインメモリ９ （ＬＭ）の
順序に画像データが振り分けられ、それぞれラインメモ
リに書込まれる。
り、読取回路１からの画像データ（４ビツト／１ワード
）は、レジスタ４にラッチされ、デマルチプレクサ５
（ＤＭＰＸ）によって、奇数ラインメモリ６ （Ｌ
Ｍ）、偶数ラインメモリ８ （ＬＭ）、 奇数ラインメ
モリ７ （ＬＭ）、偶数ラインメモリ９ （ＬＭ）の
順序に画像データが振り分けられ、それぞれラインメモ
リに書込まれる。
奇数ラインメモリ６と偶数ラインメモリ８とに対する画
像データの書込みが終了すると、それらのラインメモリ
６．８から同時に画像データが読出され、マルチプレク
サ（ＭＰＸ）１０．１１を介してレジスタ１２に奇数ラ
イン画像データ、レジスタ１３に偶数ライン画像データ
がそれぞれラッチされて、次段のデータ圧縮回路３にブ
ロックデータとして転送される。又デマルチプレクサ５
を介して奇数ラインメモリ７に画像データが書込まれ、
この奇数ラインメモリ７に対する書込みが終了すると、
偶数ラインメモリ９に画像データの書込みが行われる。
像データの書込みが終了すると、それらのラインメモリ
６．８から同時に画像データが読出され、マルチプレク
サ（ＭＰＸ）１０．１１を介してレジスタ１２に奇数ラ
イン画像データ、レジスタ１３に偶数ライン画像データ
がそれぞれラッチされて、次段のデータ圧縮回路３にブ
ロックデータとして転送される。又デマルチプレクサ５
を介して奇数ラインメモリ７に画像データが書込まれ、
この奇数ラインメモリ７に対する書込みが終了すると、
偶数ラインメモリ９に画像データの書込みが行われる。
第７図は前述の動作タイミングの説明図であり、（ａ）
は奇数ラインメモリ６、（ｂ）は奇数ラインメモＩ７７
、（Ｃ）は偶数ラインメモリ８．（ｄｌは偶数ラインメ
モリ９のそれぞれ書込動作Ｗ及び続出動作Ｒを示すもの
である。又時刻ｔ１〜ｔ９はライン毎の書込動作の区切
りを示し、それぞれのラインメモリ６へ９は、書込動作
又は読出動作の何れか一方をその区切内で行うことにな
る。又時刻ｔｉｏ。
は奇数ラインメモリ６、（ｂ）は奇数ラインメモＩ７７
、（Ｃ）は偶数ラインメモリ８．（ｄｌは偶数ラインメ
モリ９のそれぞれ書込動作Ｗ及び続出動作Ｒを示すもの
である。又時刻ｔ１〜ｔ９はライン毎の書込動作の区切
りを示し、それぞれのラインメモリ６へ９は、書込動作
又は読出動作の何れか一方をその区切内で行うことにな
る。又時刻ｔｉｏ。
１２はデータ圧縮処理の終了の時刻を示すものである。
時刻ｔ１に奇数ラインメモリ６に対する画像データの書
込みが開始され、時刻ｔ２でその画像データの書込みが
終了すると、奇数ラインメモリ６から偶数ラインメモリ
８に切換えられて、偶数ラインメモリ８に画像データが
書込まれる。そして時刻ｔ３にその画像データの書込み
が終了すると、奇数ラインメモリ７に切換えられて画像
データの書込みが開始され、奇数ラインメモリ６と偶数
ラインメモリ８は読出動作Ｒに切換えられて、ブロック
データとして、データ圧縮回路３に転送される。このデ
ータ圧縮回路３に於けるデータ圧縮処理が時刻ｔ１０に
終了し、奇数ラインメモリ６及び偶数ラインメモリ８は
、次の奇数ライン及び偶数ラインの画像データの書込み
まで待機することになる。
込みが開始され、時刻ｔ２でその画像データの書込みが
終了すると、奇数ラインメモリ６から偶数ラインメモリ
８に切換えられて、偶数ラインメモリ８に画像データが
書込まれる。そして時刻ｔ３にその画像データの書込み
が終了すると、奇数ラインメモリ７に切換えられて画像
データの書込みが開始され、奇数ラインメモリ６と偶数
ラインメモリ８は読出動作Ｒに切換えられて、ブロック
データとして、データ圧縮回路３に転送される。このデ
ータ圧縮回路３に於けるデータ圧縮処理が時刻ｔ１０に
終了し、奇数ラインメモリ６及び偶数ラインメモリ８は
、次の奇数ライン及び偶数ラインの画像データの書込み
まで待機することになる。
前述のように、時刻ｔ３〜ｔ５間では、奇数ラインメモ
リ６と偶数ラインメモリ８とは読出動作Ｒとなり、且つ
奇数ラインメモリ７と偶数ラインメモリ９とは書込動作
Ｗとなり、時刻ｔ５〜ｔ７間では、奇数ラインメモリ６
と偶数ラインメモリ８とは書込動作Ｗとなり、奇数ライ
ンメモリ７と偶数ラインメモリ９とは読出動作Ｒとなる
。
リ６と偶数ラインメモリ８とは読出動作Ｒとなり、且つ
奇数ラインメモリ７と偶数ラインメモリ９とは書込動作
Ｗとなり、時刻ｔ５〜ｔ７間では、奇数ラインメモリ６
と偶数ラインメモリ８とは書込動作Ｗとなり、奇数ライ
ンメモリ７と偶数ラインメモリ９とは読出動作Ｒとなる
。
従来のブロックラインメモリは、２ラインでブロックラ
インを構成する場合に、奇数ラインメモリ６．７と偶数
ラインメモリ８，９との４ライン分のメモリを有するも
のである。第８図はラインメモリの使用効率の説明図で
あり、原稿サイズを３４判とし、解像度を４本／ｍｍ、
８本／ ｍ ｍ 。
インを構成する場合に、奇数ラインメモリ６．７と偶数
ラインメモリ８，９との４ライン分のメモリを有するも
のである。第８図はラインメモリの使用効率の説明図で
あり、原稿サイズを３４判とし、解像度を４本／ｍｍ、
８本／ ｍ ｍ 。
１２木／ｍｍ、１６本／ｍｍ （１００，２００゜３０
０．４００ （ドツト／インチ〕） とし、解像度１
６本／ｍｍ（４０９６ドツト／ライン）に合わせて、各
ラインメモリの容量を１０２４Ｘ４ビツト（００００〜
３ＦＦＦ）とした場合を示したものである。
０．４００ （ドツト／インチ〕） とし、解像度１
６本／ｍｍ（４０９６ドツト／ライン）に合わせて、各
ラインメモリの容量を１０２４Ｘ４ビツト（００００〜
３ＦＦＦ）とした場合を示したものである。
即ち、４本／ ｍ ｍの解像度の場合は、１ライン１０
２４ドツトであるから、第８図の（ａ）に示すように、
００００〜３ＦＦＦＩ７）領域のうち、０−ＯＦＦＦ
（４０９５）の領域を使用することになり、全体の１／
４の領域を使用するに過ぎないものとなる。又８本／
ｍ ｍの解像度の場合は、１ライン２０４８ドツトであ
るから、（ｂ）に示すように、００００〜Ｉ ＦＦＦの
領域を使用することになり、全体の１／２の領域を使用
するに過ぎないものとなる。同様に、１２木／ ｍ ｍ
の解像度の場合は、（Ｃ）に示すように、００００〜２
ＦＦＦの領域を使用することになり、全体の３／４の領
域を使用することになる。又１６／ｍｍの解像度の場合
は、（ｄ）に示すように、００００〜３ＦＦＦの全部の
領域を使用するものである。
２４ドツトであるから、第８図の（ａ）に示すように、
００００〜３ＦＦＦＩ７）領域のうち、０−ＯＦＦＦ
（４０９５）の領域を使用することになり、全体の１／
４の領域を使用するに過ぎないものとなる。又８本／
ｍ ｍの解像度の場合は、１ライン２０４８ドツトであ
るから、（ｂ）に示すように、００００〜Ｉ ＦＦＦの
領域を使用することになり、全体の１／２の領域を使用
するに過ぎないものとなる。同様に、１２木／ ｍ ｍ
の解像度の場合は、（Ｃ）に示すように、００００〜２
ＦＦＦの領域を使用することになり、全体の３／４の領
域を使用することになる。又１６／ｍｍの解像度の場合
は、（ｄ）に示すように、００００〜３ＦＦＦの全部の
領域を使用するものである。
このように、高解像度に合わせてラインメモリの容量を
選定した場合に、低解像度では、ラインメモリの使用効
率が低くなる。又メモリ容量としては２ライン分を有す
るものであるが、解像度に関係なく、１ライン分のバッ
ファ能力しかないものであった。
選定した場合に、低解像度では、ラインメモリの使用効
率が低くなる。又メモリ容量としては２ライン分を有す
るものであるが、解像度に関係なく、１ライン分のバッ
ファ能力しかないものであった。
本発明は、メモリ容量を有効に利用できるように制御す
ることを目的とするものである。
ることを目的とするものである。
本発明のブロックラインメモリ制御方式は、ワード単位
で書込動作と読出動作とを交互にできる複数のラインメ
モリを備え、ブロックラインを構成するライン対応の複
数のラインメモリに対して、最終ラインの画像データの
書込開始時点で、複数のラインメモリから同時に読出し
を開始させて、これをブロックデータとし、又書込動作
と読出動作とが重なるラインメモリに対しては、ワード
単位で書込動作と続出動作とを交互に行わせるように制
御するものである。
で書込動作と読出動作とを交互にできる複数のラインメ
モリを備え、ブロックラインを構成するライン対応の複
数のラインメモリに対して、最終ラインの画像データの
書込開始時点で、複数のラインメモリから同時に読出し
を開始させて、これをブロックデータとし、又書込動作
と読出動作とが重なるラインメモリに対しては、ワード
単位で書込動作と続出動作とを交互に行わせるように制
御するものである。
ワード単位で交互に書込動作と読出動作とが可能の奇数
及び偶数のラインメモリに対して、画像データを順次書
込み、既に書込まれた画像データを、ブロックラインに
ついて読出しを行い、ＦＩＦＯ形弐によりラインメモリ
の容量を有効に利用するものである。
及び偶数のラインメモリに対して、画像データを順次書
込み、既に書込まれた画像データを、ブロックラインに
ついて読出しを行い、ＦＩＦＯ形弐によりラインメモリ
の容量を有効に利用するものである。
以下図面を参照して、本発明の実施例について詳細に説
明する。
明する。
第１図は本発明の実施例のブロック図であり、２１はレ
ジスタ、２２はデマルチプレクサ（ＤＭＰＸ）、２３は
奇数ラインメモリ （ＬＭ）、２４は偶数ラインメモリ
（ＬＭ） 、２５．２６はレジスタ、２７は制御回路
である。制御回路２７は、レジスタ２１，２５．２６の
ラッチ信号ａ、ｂ。
ジスタ、２２はデマルチプレクサ（ＤＭＰＸ）、２３は
奇数ラインメモリ （ＬＭ）、２４は偶数ラインメモリ
（ＬＭ） 、２５．２６はレジスタ、２７は制御回路
である。制御回路２７は、レジスタ２１，２５．２６の
ラッチ信号ａ、ｂ。
Ｃ、デマルチプレクサ２２の切換制御信号ｄ、奇数ライ
ンメモリ２３及び偶数ラインメモリ２４の書込制御及び
続出制御信号ｅ、 ｆをそれぞれ出力するものであり
、続出制御信号ｅ、ｆは、次段のデータ圧縮回路に於け
るブロックラインの圧縮処理終了によるデータ要求信号
ｇに従って送出される。又ブロックラインを奇数ライン
メモリと偶数ラインメモリとにより構成している。
ンメモリ２３及び偶数ラインメモリ２４の書込制御及び
続出制御信号ｅ、 ｆをそれぞれ出力するものであり
、続出制御信号ｅ、ｆは、次段のデータ圧縮回路に於け
るブロックラインの圧縮処理終了によるデータ要求信号
ｇに従って送出される。又ブロックラインを奇数ライン
メモリと偶数ラインメモリとにより構成している。
読取回路からの４ビット分の画像データＡは、ラッチ信
号ａによりレジスタ２１にラッチされ、切換制御信号ｄ
に従ってデマルチプレクサ２２は、奇数ライン画像デー
タと偶数ライン画像データとを切換えて出力する。従っ
て、奇数ライン画像データは奇数ラインメモリ２３に加
えられ、偶数ライン画像データは偶数ラインメモリ２４
に加えられる。これらの奇数ラインメモリ２３と偶数ラ
インメモリ２４とは、ファスト・イン・ファスト・アウ
ト（ＦＩＦＯ）形式のメモリであり、ワード単位で書込
動作及び読出動作を交互に行うことが可能の構成を有す
るものである。
号ａによりレジスタ２１にラッチされ、切換制御信号ｄ
に従ってデマルチプレクサ２２は、奇数ライン画像デー
タと偶数ライン画像データとを切換えて出力する。従っ
て、奇数ライン画像データは奇数ラインメモリ２３に加
えられ、偶数ライン画像データは偶数ラインメモリ２４
に加えられる。これらの奇数ラインメモリ２３と偶数ラ
インメモリ２４とは、ファスト・イン・ファスト・アウ
ト（ＦＩＦＯ）形式のメモリであり、ワード単位で書込
動作及び読出動作を交互に行うことが可能の構成を有す
るものである。
画像データＡは一定速度に人力されるので、奇数及び偶
数ラインメモリ２３．２４の書込アドレ大信号は、一定
のクロック信号をカウントするカウンタの出力をデコー
ドすることによって容易に形成することが可能であり、
又１ライン分のビット数をカウントした時に、デマルチ
プレクサ２２に加える切換制御信号ｄを出力することが
できる。そして、その切換制御信号ｄが奇数ライン画像
データを選択出力させるものである時に、奇数ラインメ
モリ２３にのみ書込制御信号を加えて、デマルチプレク
サ２２を介して加えられる画像データを、書込アドレス
信号に従ったアドレスに書込むことになる。従って、制
御回路２７はクロック信号に同期して動作する論理回路
により構成するか、或いはマイクロプロセッサにより構
成することができる。
数ラインメモリ２３．２４の書込アドレ大信号は、一定
のクロック信号をカウントするカウンタの出力をデコー
ドすることによって容易に形成することが可能であり、
又１ライン分のビット数をカウントした時に、デマルチ
プレクサ２２に加える切換制御信号ｄを出力することが
できる。そして、その切換制御信号ｄが奇数ライン画像
データを選択出力させるものである時に、奇数ラインメ
モリ２３にのみ書込制御信号を加えて、デマルチプレク
サ２２を介して加えられる画像データを、書込アドレス
信号に従ったアドレスに書込むことになる。従って、制
御回路２７はクロック信号に同期して動作する論理回路
により構成するか、或いはマイクロプロセッサにより構
成することができる。
又次段のデータ圧縮回路からのデータ要求信号ｇにより
、奇数ラインメモリ２３と偶数ラインメモリ２４との読
出制御が行われ、既に書込みが終了している先頭アドレ
スからワード単位の読出しが行われる。その時、書込動
作を行うラインメモリに対しては、書込動作と読出動作
とが交互に行ねれることになる。そして、読出された画
像データは、ランチ信号す、ｃによりレジスタ２５．２
６にランチされて、次段のデータ圧縮回路へ奇数ライン
データＢと偶数ラインデータＣとがブロックデータとし
て転送される。
、奇数ラインメモリ２３と偶数ラインメモリ２４との読
出制御が行われ、既に書込みが終了している先頭アドレ
スからワード単位の読出しが行われる。その時、書込動
作を行うラインメモリに対しては、書込動作と読出動作
とが交互に行ねれることになる。そして、読出された画
像データは、ランチ信号す、ｃによりレジスタ２５．２
６にランチされて、次段のデータ圧縮回路へ奇数ライン
データＢと偶数ラインデータＣとがブロックデータとし
て転送される。
第２図は本発明の実施例の動作説明図であり、（ａｌは
奇数ラインメモリ２３の書込動作Ｗと読出動作Ｒ及び交
互に書込み読出しを行う書込読出動作Ｗ／Ｒとを示し、
（ｂｌは奇数ラインメモリ２３と同様な偶数ラインメモ
リ２４の動作を示すものである。時刻ｔ１〜ｔ９は、ラ
イン毎の書込動作の区切りを示し、時刻ｔ１〜ｔ２間に
於いては、奇数ラインメモリ２３の書込動作Ｗにより、
画像データが１ライン分書込まれ、次の時刻Ｌ２〜ｔ３
間では、奇数ラインメモリ２３は読出動作Ｒとなり、又
偶数ラインメモリ２４は書込読出動作Ｗ／Ｒとなる。即
ち、偶数ラインメモリ２４には、偶数ライン画像データ
が書込まれ、時刻ｔｌ前に於いて書込まれた偶数ライン
画像データが読出されるもので、ワード単位で書込みと
読出しとが交互に行われることになる。
奇数ラインメモリ２３の書込動作Ｗと読出動作Ｒ及び交
互に書込み読出しを行う書込読出動作Ｗ／Ｒとを示し、
（ｂｌは奇数ラインメモリ２３と同様な偶数ラインメモ
リ２４の動作を示すものである。時刻ｔ１〜ｔ９は、ラ
イン毎の書込動作の区切りを示し、時刻ｔ１〜ｔ２間に
於いては、奇数ラインメモリ２３の書込動作Ｗにより、
画像データが１ライン分書込まれ、次の時刻Ｌ２〜ｔ３
間では、奇数ラインメモリ２３は読出動作Ｒとなり、又
偶数ラインメモリ２４は書込読出動作Ｗ／Ｒとなる。即
ち、偶数ラインメモリ２４には、偶数ライン画像データ
が書込まれ、時刻ｔｌ前に於いて書込まれた偶数ライン
画像データが読出されるもので、ワード単位で書込みと
読出しとが交互に行われることになる。
次の時刻ｔ３〜ｔ４間では、奇数ラインメモリ２３は書
込動作となるものであるが、データ圧縮処理が未だ一終
了していないので、奇数ラインメモＩＪ２３と偶数ライ
ンメモリ２４とから画像データの読出しが行われ、時刻
ｔ１２に於いてデータ圧縮処理が終了するので、それ以
前の時刻ｔ３〜Ｌ１２間では、奇数ラインメモリ２３は
書込読出動作Ｗ／Ｒとなり、偶数ラインメモリ２４は読
出動作Ｒとなる。そして、時刻ｔ１２〜ｔ４間では、奇
数ラインメモリ２３は書込動作Ｗとなる。
込動作となるものであるが、データ圧縮処理が未だ一終
了していないので、奇数ラインメモＩＪ２３と偶数ライ
ンメモリ２４とから画像データの読出しが行われ、時刻
ｔ１２に於いてデータ圧縮処理が終了するので、それ以
前の時刻ｔ３〜Ｌ１２間では、奇数ラインメモリ２３は
書込読出動作Ｗ／Ｒとなり、偶数ラインメモリ２４は読
出動作Ｒとなる。そして、時刻ｔ１２〜ｔ４間では、奇
数ラインメモリ２３は書込動作Ｗとなる。
以下同様にして、書込動作Ｗ、読出動作Ｒ２書込読出動
作Ｗ／Ｒが実行゛されて、画像データの圧縮処理の為の
バッファリングが行われる。
作Ｗ／Ｒが実行゛されて、画像データの圧縮処理の為の
バッファリングが行われる。
第３図は本発明の実施例に於けるラインメモリの使用状
況を示すものであり、（ａ）〜（ｄｌの解像度は、第８
図の（ａｌ〜（ｄｌに対応している。即ち、解像度が最
も低いｆａ）に示す４本／ｍｍ（１０２４ドツト／１ラ
イン）の場合、００００〜０ＦＦＦの領域に１ライン分
の画像データが書込まれている時、既に書込まれた例え
ば２ＦＦＦ〜３ＦＦＦの領域の画像データの続出しが行
われることになり、バッファ能力は４ライン分を有する
ことになる。
況を示すものであり、（ａ）〜（ｄｌの解像度は、第８
図の（ａｌ〜（ｄｌに対応している。即ち、解像度が最
も低いｆａ）に示す４本／ｍｍ（１０２４ドツト／１ラ
イン）の場合、００００〜０ＦＦＦの領域に１ライン分
の画像データが書込まれている時、既に書込まれた例え
ば２ＦＦＦ〜３ＦＦＦの領域の画像データの続出しが行
われることになり、バッファ能力は４ライン分を有する
ことになる。
又（ｂｌに示す８本／ｍｍ（２０４８ドツト／１ライン
）の解像度の場合は、００００〜ＩＦＦ’Ｆの領域に１
ライン分の画像データが書込まれている時、既に書込ま
れたＩ ＦＦＦ〜３ＦＦＦの領域の画像データの読出し
が行われるので、２ライン分のバッファ能力を有するこ
とになる。又［Ｃ）に示す１２本／ｍｍ（３０７２ドツ
ト／１ライン）の解像度の場合は、例えば、００００を
先頭番地として書込みを開始した時、０ＦＦＦを先頭番
地として読出しを行うことになり、４／３ライン分のバ
ッファ能力を有することになる。又１６木／ ｍ ｍ（
４０９６ドツト／１ライン）の解像度の場合は、（ｄ）
に示すように、００００〜３ ＦＦＦの領域に１ライン
分の画像データが書込まれ、且つワード単位の書込終了
によりワード単位の読出しが行われるので、１ライン分
のバッファ能力を有することになる。
）の解像度の場合は、００００〜ＩＦＦ’Ｆの領域に１
ライン分の画像データが書込まれている時、既に書込ま
れたＩ ＦＦＦ〜３ＦＦＦの領域の画像データの読出し
が行われるので、２ライン分のバッファ能力を有するこ
とになる。又［Ｃ）に示す１２本／ｍｍ（３０７２ドツ
ト／１ライン）の解像度の場合は、例えば、００００を
先頭番地として書込みを開始した時、０ＦＦＦを先頭番
地として読出しを行うことになり、４／３ライン分のバ
ッファ能力を有することになる。又１６木／ ｍ ｍ（
４０９６ドツト／１ライン）の解像度の場合は、（ｄ）
に示すように、００００〜３ ＦＦＦの領域に１ライン
分の画像データが書込まれ、且つワード単位の書込終了
によりワード単位の読出しが行われるので、１ライン分
のバッファ能力を有することになる。
前述の実施例は、奇数ラインメモリ２３と偶数ラインメ
モリ２４とを備えた場合を示すものであるが、ブロック
ラインが２以上のラインから構成される場合は、そのラ
イン数に対応する数のラインメモリを設ければ良いこと
になる。又画素データの１ワードは、データ圧縮方式に
対応して、任意のピント構成とすることができることは
勿論である。
モリ２４とを備えた場合を示すものであるが、ブロック
ラインが２以上のラインから構成される場合は、そのラ
イン数に対応する数のラインメモリを設ければ良いこと
になる。又画素データの１ワードは、データ圧縮方式に
対応して、任意のピント構成とすることができることは
勿論である。
以上説明したように、本発明は、ワード単位で書込動作
Ｗと読出動作Ｒとを交互にできる複数のラインメモリ２
’３．−２４を設けて、ブロックラインを構成するライ
ンメモリ２３．２４の最終ライン（奇数、偶数ラインの
場合は、偶数ラインが最終ライン）の画像データの書込
開始時点で、複数のラインメモリ２３．２４から同時に
読出しを開始させ、又書込動作と読出動作とが重なるラ
インメモリに対しては、ワード単位で書込動作と読出動
作とを交互に行わせるものであり、少ない容量のライン
メモリで以て、読取回路からの画像データのバッファリ
ングを行わせることができる利点がある。又解像度を低
くすれば、バッファ能力が大きくなり、低解像度の画像
データ処理に於いては、非常に経済的な構成となるもの
である。
Ｗと読出動作Ｒとを交互にできる複数のラインメモリ２
’３．−２４を設けて、ブロックラインを構成するライ
ンメモリ２３．２４の最終ライン（奇数、偶数ラインの
場合は、偶数ラインが最終ライン）の画像データの書込
開始時点で、複数のラインメモリ２３．２４から同時に
読出しを開始させ、又書込動作と読出動作とが重なるラ
インメモリに対しては、ワード単位で書込動作と読出動
作とを交互に行わせるものであり、少ない容量のライン
メモリで以て、読取回路からの画像データのバッファリ
ングを行わせることができる利点がある。又解像度を低
くすれば、バッファ能力が大きくなり、低解像度の画像
データ処理に於いては、非常に経済的な構成となるもの
である。
第１図は本発明の実施例のブロック図、第２図は本発明
の実施例の動作タイミング説明図、第３図は本発明の実
施例のラインメモリの使用状況説明図、第４図はファク
シミリの画像処理回路あブロック図、第５図は画像デー
タとブロックとの説明図、第６図は従来のブロックライ
ンメモリのブロック図、第７図は従来の動作タイミング
説□明図、第８図は従来のラインメモリの使用状況説明
図である。 Ａは入力の画像データ、Ｂは奇数ラインデータ、Ｃは偶
数ラインデータ、２１はレジスタ、２２はデマルチプレ
クサ（ＤＭＰＸ） 、２３は奇数ラインメモリ （ＬＭ
）、２４は偶数ラインメモリ （ＬＭ） 、２５．２６
はレジスタ、２７は制御回路である。 第４図 第５図 第６図 第８図
の実施例の動作タイミング説明図、第３図は本発明の実
施例のラインメモリの使用状況説明図、第４図はファク
シミリの画像処理回路あブロック図、第５図は画像デー
タとブロックとの説明図、第６図は従来のブロックライ
ンメモリのブロック図、第７図は従来の動作タイミング
説□明図、第８図は従来のラインメモリの使用状況説明
図である。 Ａは入力の画像データ、Ｂは奇数ラインデータ、Ｃは偶
数ラインデータ、２１はレジスタ、２２はデマルチプレ
クサ（ＤＭＰＸ） 、２３は奇数ラインメモリ （ＬＭ
）、２４は偶数ラインメモリ （ＬＭ） 、２５．２６
はレジスタ、２７は制御回路である。 第４図 第５図 第６図 第８図
Claims (1)
- 原稿の走査読取りを行う読取回路からの画像データをデ
ータ圧縮回路に加える為のブロックラインメモリの制御
方式に於いて、ワード単位で書込動作と読出動作とを交
互にできる複数のラインメモリを備え、ブロックライン
を構成するライン対応の前記複数のラインメモリに対し
て、最終ラインの画像データの書込開始時点で、前記複
数のラインメモリから同時に読出しを開始させ、書込動
作と読出動作とが重なるラインメモリに対しては、ワー
ド単位で書込動作と読出動作とを交互に行わせるように
制御することを特徴とするブロックラインメモリ制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59195846A JPS6174456A (ja) | 1984-09-20 | 1984-09-20 | ブロツクラインメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59195846A JPS6174456A (ja) | 1984-09-20 | 1984-09-20 | ブロツクラインメモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6174456A true JPS6174456A (ja) | 1986-04-16 |
| JPH0352714B2 JPH0352714B2 (ja) | 1991-08-12 |
Family
ID=16347979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59195846A Granted JPS6174456A (ja) | 1984-09-20 | 1984-09-20 | ブロツクラインメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6174456A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161588A (ja) * | 1987-12-18 | 1989-06-26 | Nec Corp | 文字認識装置 |
| JPH01310495A (ja) * | 1988-06-08 | 1989-12-14 | Nec Corp | 光学式文字認識装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072372A (ja) * | 1983-09-29 | 1985-04-24 | Toshiba Corp | 画信号供給装置 |
-
1984
- 1984-09-20 JP JP59195846A patent/JPS6174456A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072372A (ja) * | 1983-09-29 | 1985-04-24 | Toshiba Corp | 画信号供給装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161588A (ja) * | 1987-12-18 | 1989-06-26 | Nec Corp | 文字認識装置 |
| JPH01310495A (ja) * | 1988-06-08 | 1989-12-14 | Nec Corp | 光学式文字認識装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0352714B2 (ja) | 1991-08-12 |
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