JP2920641B2 - 画像読取り装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像データに所定の処理を施す画像読取り装
置に関する。

〔従来の技術〕

従来、この種の画像読取り装置は第３図に示すように
構成されており、伝送されてきた画像データが画像メモ
リ51に一旦格納される。圧縮伸長プロセッサ52は画像メ
モリ51内の画像データを読出し、この画像データをMH符
号化方式、MR符号化方式、、MMR符号方式等に基づいて
圧縮し、圧縮された圧縮データを圧縮データメモリ53に
格納する。このような画像データの圧縮処理は、画像メ
モリ51内の画像データが書換えられる毎に繰り返し行な
われる。

しかしながら、画像メモリ51内の画像データを書換え
ている際に画像データの読出しを行なうとエラーを生じ
るので、画像データの書換えと読出しを適当に切り換え
る必要があるが、画像データの送出スピードが高速であ
るときは切り換えのための時間が十分にとれないため、
画像データの書換えを終了するまでは圧縮伸長プロセッ
サ52から画像メモリ51へのアクセスが禁止される。した
がって、画像データの書換えと読出しを同時に行なうこ
とはできず、画像データの入力から圧縮までに時間を費
やしていた。

〔発明が解決しようとする課題〕

このように従来の画像読取り装置では画像メモリの書
換えを終了するまで圧縮伸長プロセッサから該画像メモ
リへのアクセスが禁止されるため、画像データの書換え
と読出しを同時に行なうことはできず、画像データの圧
縮処理に時間を費やすという問題点があった。

そこで、本発明は画像データの処理時間を短縮するこ
とが可能な画像読取り装置を提供することを目的とす
る。

〔課題を解決するための手段〕

上述した目的を達成するため、この発明では、 読取画像データに圧縮処理を施して出力する画像読取
り装置において、 少なくとも３個の画像メモリと、 前記読取画像データを分割し、該分割画像データを前
記少なくとも３個の画像メモリに順次書き込む書き込み
手段と、 前記少なくとも３個の画像メモリのうち１の画像メモ
リから前記書き込み手段により書き込まれた分割画像デ
ータを読み出し、該読み出した分割画像データの直前の
分割画像データが書き込まれた画像メモリから該直前の
分割画像データを参照して該読み出した分割画像データ
を圧縮処理し、該圧縮処理を前記少なくとも３個の画像
メモリに書き込まれた分割画像データに対して順次行う
圧縮手段と、 前記圧縮手段により分割画像データが参照された後
に、該参照された分割画像データが書き込まれていた画
像メモリに対して前記書き込み手段による次の分割画像
データの書き込みを許可する制御手段と を具備することを特徴とする。

〔作用〕

本発明によれば、複数の画像メモリには画像データが
順次記憶されるとともに、該各画像メモリのうちの書込
みを終了した画像メモリからの呼出しが行なわれる。こ
のため、画像データを記憶している途中で、画像データ
の呼出しを開始することができる。

〔実施例〕

以下、本発明に係る実施例を添付図面を参照して詳細
に説明する。

第１図は本発明に係る画像読取り装置の一実施例を示
すブロック図である。この実施例では第１の画像メモリ
１、第２の画像メモリ２および第３の画像メモリ３が設
けられており、これらの画像メモリにはアドレスデータ
の伝送路であるアドレスバス４、および画像データの伝
送路であるデータバス５がそれぞれ接続されている。デ
ータバス５には各画像メモリ1,2および３の入力ゲート
となる各シフトレジスタ6,7および８が挿入されるとと
もに、各画像メモリ1,2および３の出力ゲートとなる各
データバスバッファ9,10および11が挿入されている。ま
た、アドレスバス４には第１の画像メモリ１の入力ゲー
トとなる各アドレスバスバッファ12および13、第２の画
像メモリ２の入力ゲートとなる各アドレスバスバッファ
14および15、第３の画像メモリ３の入力ゲートとなる各
アドレスバスバッファ16および17がそれぞれ挿入されて
いる。

制御回路18は各シフトレジスタ６〜８、各データバス
バッファ９〜11、各アドレスバスバッファ12〜17を選択
的にオンオフしている。すなわち、シフトレジスタ６お
よびアドレスバスバッファ12は制御回路18からのイネー
ブル信号が加えられるとそれぞれオンとなり、このとき
該イネーブル信号の反転入力によりアドレスバスバッフ
ァ13がオフとなる。また、シフトレジスタ７およびアド
レスバスバッファ14は制御回路18からのイネーブル信号
が加えられるとそれぞれオンとなり、このとき該イネー
ブル信号の反転入力によりアドレスバスバッファ15がオ
フとなる。さらに、シフトレジスタ８およびアドレスバ
スバッファ16は制御回路18からのイネーブル信号が加え
られるとそれぞれオンとなり、このとき該イネーブル信
号の反転入力によりアドレスバスバッファ17がオフとな
る。一方、シフトレジスタ６およびアドレスバスバッフ
ァ12は制御回路18からのディセーブル信号が加えられる
とそれぞれオフとなり、このとき該ディセーブル信号の
反転入力によりアドレスバスバッファ13がオンとなる。
また、シフトレジスタ７およびアドレスバスバッファ14
は制御回路18からのディセーブル信号が加えられるとそ
れぞれオフとなり、このとき該ディセーブル信号の反転
入力によりアドレスバスバッファ15がオンとなる。さら
に、シフトレジスタ８およびアドレスバスバッファ16は
制御回路18からのディセーブル信号が加えられるとそれ
ぞれオフとなり、このとき該ディセーブル信号の反転入
力によりアドレスバスバッファ17がオンとなる。各デー
タバスバッファ9,10および11は制御回路18からのイネー
ブル信号が加えられるとオンとなり、またディセーブル
信号が加えられるとオフとなる。

画像読取り部21は主走査および副走査を行ないつつ原
稿を白黒の画素単位で読取り、これにより得た画像デー
タを例えば１画素毎に２値の画像データとしてシリアル
データでデータバス５に送出する。

圧縮伸長プロセッサ22は画像データをMH符号化方式、
MR符号化方式、MMR符号化方式等に基づいて圧縮し、例
えば圧縮データが16bitになるとDMAコントローラ32にDM
A転送を要求する。DMAコントローラ32はバスアービタ24
に対しプロセッサバス23の使用を要求し、許可されれば
DMAコントローラ32の制御信号により圧縮伸長プロセッ
サ22が圧縮データをプロセッサバス23に送出する。

バスアービタ24はDMAコントローラ32と中央処理装置2
7のいずれがプロセッサバス23を使用するかの調停を行
なっており、DMAコントローラ32に対してプロセッサバ
ス23の使用を許可した場合にはデータバスバッファ26を
オフにして、中央処理装置27からの使用要求を保留にす
る。また、中央処理装置27に対してプロセッサバス23の
使用を許可した場合にはデータバスバッファ26をオンに
して、DMAコントローラ32からのプロセッサバス23の使
用要求を保留にする。

中央処理装置（CPUと称す）27は当該画像読取り装置
を統括的に制御しており、この制御に伴いリードオンリ
メモリ（ROMと称す）28からプログラムを読出したり、
ランダムアクセスメモリ（RAMと称す）29へのデータの
格納並びに格納されたデータの読出し等を行なう。

いま、画像読取り部21から画像データが送出されるに
先立って、画像読取り部21はタイミング信号を制御回路
18に加える。制御回路18はこのタイミング信号を入力す
ると、アドレスバスバッファ12およびシフトレジスタ６
にイネーブル信号を加え、アドレスバスバッファ12およ
びシフトレジスタ６をオンにするとともに該イネーブル
信号の反転入力によりアドレスバスバッファ13をオフに
する。また、制御回路18はアドレスカウンタ31を初期設
定し、これによりアドレスカウンタ31からは初期アドレ
スがアドレスバスバッファ12を介して第１の画像メモリ
１に指示される。このとき、各シフトレジスタ7,8、各
アドレスバスバッファ14,16、および各データバスバッ
ファ9,10,11はオフにされ、各アドレスバスバッファ15,
17はオンにされている。

画像読取り部21は前記タイミング信号を出力した後、
シリアルの画像データをデータバス５に送出し、これに
伴い該画像データに同期するサンプルクロック信号を送
出する。シフトレジスタ６はオンにされているので画像
読取り部21からのシリアルの画像データをサンプルクロ
ック信号に同期して例えば16bitまで順次蓄積し、この
画像データを16bitのパラレルデータとして第１の画像
メモリ１に加える。この際、制御回路18は画像読取り部
21からのサンプルクロック信号を計数しており、この計
数値が16となった時点、つまりシフトレジスタ６に16bi
tの画像データが蓄積された時点でライト信号を第１の
画像メモリ１に加える。第１の画像メモリ１はこのライ
ト信号を入力すると、シフトレジスタ６からの画像デー
タをアドレスカウンタ31より指示されているアドレスに
格納する。制御回路18は前記ライト信号を送出した後、
アドレスカウンタ31に内示されているアドレスを歩進す
るとともに、サンプルクロック信号についての前記計数
値をクリアする。

以下同様に、シフトレジスタ６には次の16ビット分の
画像データが蓄積され、制御回路18にてサンプルクロッ
ク信号についての計数値が16になると制御回路18から第
１の画像メモリ１にライト信号が加えられ、第１の画像
メモリ１はシフトレジスタ６からの画像データをアドレ
スカウンタ31より指示されているアドレスに格納する。
そして、制御回路18はアドレスカウンタ31のアドレスを
歩進するとともに、サンプルクロック信号についての計
数値をクリアする。

こうして第１の画像メモリ１には例えば主走査32ライ
ン分の画像データ（１の画像データを主走査32ライン毎
に分割した分割画像データ、以下同じ）が順次蓄積さ
れ、制御回路18は32ライン分の画像データが第１の画像
メモリ１に蓄積された時点を例えばライト信号の送出回
数に基づいて判定する。そして、制御回路18は32ライン
分の画像データが第１の画像メモリ１に蓄積された時点
を判定すると、イネーブル信号に代ってディセーブル信
号をシフトレジスタ６およびアドレスバスバッファ12に
加えるとともに、イネーブル信号をシフトレジスタ７お
よびアドレスバスバッファ14に加える。したがって、シ
フトレジスタ６およびアドレスバスバッファ12はオンか
らオフとなり、このときシフトレジスタ７およびアドレ
スバスバッファ14がオフからオンにされる。また、制御
回路18はアドレスカウンタ31を初期設定し、これにより
初期アドレスをアドレスバスバッファ14を介して第２の
画像メモリ２に指示する。

このため、画像読取り装置21から引続いて送出される
画像データは16ビットずつシフトレジスタ７に蓄積され
る。制御回路18はサンプルクロック信号についての計数
を繰り返しており、計数値が16になる毎に、ライト信号
を第２の画像メモリ２に加えるとともに、アドレスカウ
ンタ31に内示されているアドレスを歩進する。この結
果、第２の画像メモリ２はシフトレジスタ７からの16ビ
ットずつの画像データをアドレスカウンタ31より順次指
示されるアドレスにそれぞれ格納する。こうして第２の
画像メモリ２に主走査32ライン分の画像データが蓄積さ
れると、制御回路18はシフトレジスタ７およびアドレス
バスバッファ14をオンからオフに切換えるとともに、シ
フトレジスタ８およびアドレスバスバッファ16をオフか
らオンに切換え、またアドレスカウンタ31に内示されて
いるアドレスを初期設定する。このため、画像読取り装
置18から引続いて送出される画像データは第３の画像メ
モリ３に16ビットずつ主走査32ライン分格納されること
となる。

したがって、各画像メモリ１〜３には主走査32ライン
分の画像データがそれぞれ順次格納されることとなる。

一方、イネーブル信号に代ってディセーブル信号がシ
フトレジスタ６およびアドレスバスバッファ12に加えら
れ、これによりシフトレジスタ６およびアドレスバスバ
ッファ12がオンからオフになるとともにアドレスバスバ
ッファ13がオフからオンになったとき、つまり第１の画
像メモリ１への画像データの格納を終了したとき、制御
回路18はCPU27に割込みを行ない、読出し制御信号をCPU
27に加える。CPU27はこの読出し制御信号を入力する
と、バスアービタ24に対しプロセッサバス23の使用を要
求する。バスアービタ24はプロセッサバス23がDMAコン
トローラ32によって使用されていなければ、使用許可制
御信号をCPU27に加える。ここで、原稿の読取り開始時
にはプロセッサバス23が使用されていないので、CPU27
に対してプロセッサバス23の使用が直ちに許可される。
CPU27は前記使用許可制御信号を入力すると、画像メモ
リを指示するアドレス、圧縮するための符号化方式の指
定、圧縮する主走査のライン数、圧縮の実行等を示す命
令を圧縮伸長プロセッサ22に出す。圧縮伸長プロセッサ
22はこれらの命令を受けると、圧縮に必要な画像データ
の読出しを示す制御信号および画像メモリのアドレスを
示すアドレス信号を制御回路18に加える。制御回路18は
この制御信号およびアドレス信号を入力すると、このア
ドレス信号によって示されるアドレスに応じてイネーブ
ル信号をデータバスバッファ９あるいはデータバスバッ
ファ11に加え、データバスバッファ９あるいはデータバ
スバッファ11をオンにする。したがって、第１の画像メ
モリ１への画像データの格納を終了するとデータバスバ
ッファ9,11が前記アドレスに応じてオンにされ、このと
きに各アドレスバスバッファ13,17がオンとなってい
る。

圧縮伸長プロセッサ22はオンとなったデータバスバッ
ファ９あるいはデータバスバッファ11、およびアドレス
バスバッファ13あるいはアドレスバスバッファ17を介し
て第１の画像メモリ１あるいは第３の画像メモリ３への
アクセスを行なう。すなわち、圧縮伸長プロセッサ22は
所望のアドレスをアドレスバスバッファ13,17を介して
画像メモリ1,3に順次指示することにより、画像メモリ
1,3からデータバスバッファ9,11を介して所望のアドレ
スに対応する例えば１ワード（16ビット）分の画像デー
タを逐次得る。そして、圧縮伸長プロセッサ22は得られ
た画像データに基づいて第１の画像メモリ１から読出し
た画像データに圧縮処理を施す。このように第１の画像
メモリ１からの画像データを圧縮するに際して第１の画
像メモリ１および第３の画像メモリ３から画像データを
得るのは、MR符号化方式、MMR符号化方式に基づいて画
像データの符号化ラインを符号化するときに該符号化ラ
インの直前のラインを参照する必要があるためであり、
第１の画像メモリ１内の最初のラインを符号化するとき
に第３の画像メモリ３内の最終ラインを読出す必要があ
るためである。もちろん、読取り原稿の第１ページの最
初のラインを符号化する場合だけは、圧縮伸長プロセッ
サ22内で参照ラインを全て白として扱うため、第３のメ
モリ３へのアクセスは行なわれない。

さらに、圧縮伸長プロセッサ22は第１の画像メモリ１
に格納されている画像データを順次圧縮するために必要
とされる画像データをそれぞれの画像メモリから得なが
ら、第１の画像メモリ１に格納されている画像データに
圧縮処理を施していく。

一方、圧縮伸長プロセッサ22は圧縮データが16ビット
になると、DMAコントローラ32に対して圧縮データの転
送を要求する。DMAコントローラ32はこの転送要求によ
り、バスアービタ24に対しプロセッサバス23の使用を要
求し、許可されればバスアービタ24からの使用許可制御
信号に応答して圧縮伸長プロセッサ22に制御信号を、ま
た圧縮データメモリ33にアドレス及び書き込みの制御信
号をそれぞれ出力する。これらの制御信号に応答し、圧
縮伸長プロセッサ22は圧縮データをプロセッサバス23に
送出し、この圧縮データが圧縮データメモリ33の所定の
アドレスに書き込まれる。なお、DMAコントローラ32は
圧縮データメモリ33の書き込みアドレスを管理してお
り、書き込みが実行されるごとにアドレスを歩進する。

こうして32ライン分の画像データの圧縮処理が終了す
ると、圧縮伸長プロセッサ22はCPU27へ割り込み信号を
出力する。CPU27はこの割り込み信号を入力すると、バ
スアービタ24に対してプロセッサバス23の使用を要求す
る。バスアービタ24はプロセッサバス23の使用状態をチ
ェックし、DMAコントローラ32によってプロセッサバス2
3が使用されているときには圧縮伸長プロセッサ22から
圧縮データメモリ33への例えば１ワードの圧縮データの
DMA転送が終了した後、プロセッサバス23の使用を禁止
する制御信号をDMAコントローラ32に出力するととも
に、データバスバッファ26をオンにし、これによりプロ
セッサバス23とCPUバス25間でデータの授受を行なえる
ようにし、さらにCPU27に対して使用許可制御信号を出
力する。CPU27はこの使用許可制御信号を入力するとDMA
コントローラ32をアクセスし、圧縮データメモリ33内の
圧縮データを圧縮データメモリ33からデータ出力部34に
転送するための別のDMA転送をDMAコントローラ32に対し
て指令する。DMAコントローラ32はこの指令によりバス
アービタ24に対してプロセッサバス23の使用を要求し、
バスアービタ24より許可されれば、読み出し制御信号を
圧縮データメモリ33に出力し、圧縮データを圧縮データ
メモリ33からデータ出力部34に転送する。

また同様に、第２の画像メモリ２への画像データの格
納を終了したときには、制御回路18からCPU27への割込
みが行なわれ、これによりデータバスバッファ10あるい
はデータバスバッファ９がオンとなる。圧縮伸長プロセ
ッサ22はオンにされた各データバスバッファ10,9のいず
れかを介して第２の画像メモリ２あるいは第１の画像メ
モリ１から圧縮処理に必要な画像データを読出し、第２
の画像メモリ２内の画像データに対応する圧縮データを
DMAコントローラ32,バスアービタ24の制御によりプロセ
ッサバス23に送出する。このとき、DMAコントローラ32
は圧縮データメモリ33からデータ出力部34へのDMA転送
がまだ終了していなければ、このDMA転送および圧縮伸
長プロセッサ22から圧縮データメモリ33へのDMA転送を
時分割で切り換えて実行する。こうして圧縮データは圧
縮データメモリ33に格納される。

さらに同様に、第３の画像メモリ３への画像データの
格納を終了したときには、制御回路18からCPU27への割
込みが行なわれ、これによりデータバスバッファ11ある
いはデータバスバッファ10がオンとなる。このとき、第
３の画像メモリ３あるいは第２の画像メモリ２内の画像
データはデータバスバッファ11あるいはデータバスバッ
ファ10を介して圧縮伸長プロセッサ22に伝送され、ここ
で圧縮データに変換され、この圧縮データが圧縮データ
メモリ33に格納される。

すなわち、第１の画像メモリ１、第２の画像メモリ２
および第３の画像メモリ３への画像データの格納を終了
したそれぞれのときから、各画像メモリ1,3、各画像メ
モリ1,2および各画像メモリ3,2からの画像データの読出
しを逐次行なっている。したがって、第３の画像メモリ
３への画像データの格納を終了したときには第２の画像
メモリ２の画像データの圧縮処理が終了しているように
すれば、再び第１の画像メモリ１への画像データの格納
を行なうことができるので、画像データの格納とデータ
圧縮のための画像データの読出しを間断することなく同
時に行ないうる。また、圧縮データメモリ33からデータ
出力部34への圧縮データの転送も同時に行ないうる。な
お、データ出力部34はこの圧縮データを図示されない外
部装置へと伝送する。

ところで、外部装置として例えばプロッタプリンタを
上記実施例の画像読取り装置に接続した場合、プロッタ
プリンタには圧縮データでなく画像データを入力しなけ
ればならないので、各画像メモリ１〜３からの画像デー
タを圧縮伸長プロセッサ22で圧縮せずに、該画像データ
を圧縮伸長プロセッサ22、圧縮データメモリ33を介して
データ出力部34からそのまま送出させるようにしてい
る。このプロッタプリンタは画像データに基づいて画像
を記録紙に記録するものであり、画像データについての
２種類のフォーマットのうちのいずれかに対応してい
る。つまり、画像データについての２種類のフォーマッ
トとは第２図（ａ）に示すように画像データの１ワード
毎に最下位ビットLSBが入力開始側となるフォーマット
と、第２図（ｂ）に示すように画像データの１ワード毎
に最上位ビットMSBが入力開始側となるフォーマットで
あり、プロッタプリンタの種類に応じて２種類のフォー
マットのうちのいずれかの画像データが用いられる。そ
こで、シリアルデータである画像データを入力して16ビ
ットずつ蓄積する各シフトレジスタ6,7,8にて１ワード
のビット列の蓄積方向を切換選択できるようにすれば、
各画像メモリ1,2,3に格納される画像データを前記２種
類のフォーマットのうちのいずれにも設定しうるので、
データ出力部34からプロッタプリンタの種類に応じたフ
ォーマットの画像データを出力できることとなる。した
がって、従来は画像データのフォーマットを変換するよ
うな装置を画像読取り装置とプロッタプリンタ間に介在
させていたが、このような変換のための装置を用いる必
要がなくなる。

なお、本実施例では３つの画像メモリを用いている
が、これに限定されるものでなく、MH符号化方式により
圧縮された圧縮データまたは圧縮しない画像データだけ
を処理する場合には２つの画像メモリを用いても良い。
また、４つ以上の画像メモリを用いても本発明を有効に
適用しうることはいうまでもない。さらに、画像読取り
部21から送出される画像データがシリアルデータでな
く、パラレルデータの場合は、各シフトレジスタ6,7,8
の代りに３ステートバッファをそれぞれ用いることがで
きる。また、画像データの処理として圧縮処理を例示し
たが、これに限定されるものでなく画像データの様々な
処理に際しては本発明を有効に適用しうる。

〔発明の効果〕

以上説明したように本発明に係る画像読取り装置によ
れば、複数の画像メモリには画像データが順次記憶され
るとともに、該各画像メモリのうちの書込みを終了した
画像メモリからの読出しが行なわれるため、画像データ
を記憶している途中で、画像データの読出しを開始して
画像データの処理を行なうことができ、よって処理時間
を短縮することが可能となる。また、画像データの処理
の間に処理データを外部に出力することができるため、
画像読取り装置からの出力時間も短縮することができ
る。

【図面の簡単な説明】

第１図は本発明に係る画像読取り装置の一実施例を示す
ブロック図、第２図は画像データについての２種類のフ
ォーマットを説明するために用いられた図、第３図は従
来の画像読取り装置を概略的に示すブロック図である。 １……第１の画像メモリ、２……第２の画像メモリ、３
……第３の画像メモリ、４……アドレスバス、５……デ
ータバス、6,7,8……シフトレジスタ、9,10,11……デー
タバスバッファ、12,13,14,15,16,17……アドレスバス
バッファ、18……制御回路、21……画像読取り部、22…
…圧縮伸長プロセッサ、23……プロセッサバス、24……
バスアービタ、25……CPUバス、26……データバスバッ
ファ、27……中央処理装置、28……リードオンリメモ
リ、29……ランダムアクセスメモリ、31……アドレスカ
ウンタ、32……DMAコントローラ、33……圧縮データメ
モリ、34……データ出力部。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】読取画像データに圧縮処理を施して出力す
   る画像読取り装置において、 少なくとも３個の画像メモリと、 前記読取画像データを分割し、該分割画像データを前記
   少なくとも３個の画像メモリに順次書き込む書き込み手
   段と、 前記少なくとも３個の画像メモリのうち１の画像メモリ
   から前記書き込み手段により書き込まれた分割画像デー
   タを読み出し、該読み出した分割画像データの直前の分
   割画像データが書き込まれた画像メモリから該直前の分
   割画像データを参照して該読み出した分割画像データを
   圧縮処理し、該圧縮処理を前記少なくとも３個の画像メ
   モリに書き込まれた分割画像データに対して順次行う圧
   縮手段と、 前記圧縮手段により分割画像データが参照された後に、
   該参照された分割画像データが書き込まれていた画像メ
   モリに対して前記書き込み手段による次の分割画像デー
   タの書き込みを許可する制御手段と を具備することを特徴とする画像読取り装置。