JP2637479B2 - 符号化装置 - Google Patents
符号化装置Info
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- JP2637479B2 JP2637479B2 JP63159779A JP15977988A JP2637479B2 JP 2637479 B2 JP2637479 B2 JP 2637479B2 JP 63159779 A JP63159779 A JP 63159779A JP 15977988 A JP15977988 A JP 15977988A JP 2637479 B2 JP2637479 B2 JP 2637479B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像データを符号化する符号化装置に関す
る。
る。
従来、ハードウエアにてランレングスを発生させ、MH
コードやMRコードに符号化する場合、主走査１ライン毎
にランレングス化した画像データのビツト数を数え、こ
のビツト数が１ラインのビツト数（A4版なら1728）に等
しくなったらライン終端符号（EOL符号と略す）を出力
した。従って、ハードウエアのカウンタあるいはソフト
ウエアによってランレングス化したビツト数を数える必
要があった。
コードやMRコードに符号化する場合、主走査１ライン毎
にランレングス化した画像データのビツト数を数え、こ
のビツト数が１ラインのビツト数（A4版なら1728）に等
しくなったらライン終端符号（EOL符号と略す）を出力
した。従って、ハードウエアのカウンタあるいはソフト
ウエアによってランレングス化したビツト数を数える必
要があった。
また、従来フアクシミリ装置の符号化において、CCD
より出力されたアナログ信号は２値化回路でシエーデイ
ング補正，画像処理,2値化処理を施され、一担シリアル
メモリであるラインバツフアに蓄積される。そして、ラ
インバツフアに蓄積された画像信号は必要に応じてラン
レングスカウンタに送られ、ランレングスに変換され、
これをCPUが読み込みMH,MR符号化を行っていた。
より出力されたアナログ信号は２値化回路でシエーデイ
ング補正，画像処理,2値化処理を施され、一担シリアル
メモリであるラインバツフアに蓄積される。そして、ラ
インバツフアに蓄積された画像信号は必要に応じてラン
レングスカウンタに送られ、ランレングスに変換され、
これをCPUが読み込みMH,MR符号化を行っていた。
しかしながら、上記従来例ではハードウエアのカウン
タでカウントする場合、主走査方向のビツト数が原稿巾
によって異なるので（A4:1728 B4:2048 A3:2560）、
これに対応できるカウンタは複雑かつ大規模なものにな
る。また、ソフトウエアにてカウントすると符号化処理
が遅くなり、その結果処理能力の高いCPUが必要になっ
てコストアツプを招く。
タでカウントする場合、主走査方向のビツト数が原稿巾
によって異なるので（A4:1728 B4:2048 A3:2560）、
これに対応できるカウンタは複雑かつ大規模なものにな
る。また、ソフトウエアにてカウントすると符号化処理
が遅くなり、その結果処理能力の高いCPUが必要になっ
てコストアツプを招く。
また、ラインバツフアとして特殊なシリアルメモリが
必要であり、また、汎用メモリを使用する場合は制御回
路が必要となる。汎用メモリは最近の大容量化に伴い、
ビツト単価では急激に下降しており、メインメモリとし
て大容量のメモリを持っているのが普通である。しかし
ながら、従来のようにビツト単価の高い専用メモリを別
に持つのはコスト面やスペース面で不利である。
必要であり、また、汎用メモリを使用する場合は制御回
路が必要となる。汎用メモリは最近の大容量化に伴い、
ビツト単価では急激に下降しており、メインメモリとし
て大容量のメモリを持っているのが普通である。しかし
ながら、従来のようにビツト単価の高い専用メモリを別
に持つのはコスト面やスペース面で不利である。
本発明は以上の点に鑑みてなされたもので、画像デー
タを記録するメモリと、前記メモリからのパラレル画像
データをシリアルデータに変換し、変換が終了すると次
のパラレル画像データの要求信号を出力するパラレルシ
リアル変換回路と、前記パラレルシリアル変換回路から
のシリアル画像データの白及び黒の連続数をカウント
し、ランレングスに変換するランレングス変換回路と、
前記パラレルシリアル変換回路からの要求信号に従っ
て、前記メモリからの前記パラレルシリアル変換回路に
パラレル画像データをDMA（ダイレクトメモリアクセ
ス）転送するDMAコントローラと、前記DMAコントローラ
により１ラインの画像データの最終ワードがDMA転送さ
れたことを示す信号の発生した後に、前記パラレルシリ
アル変回路からの要求信号に基づいてEOL信号を形成す
る形成回路とを有する符号化装置を提供するものであ
る。
タを記録するメモリと、前記メモリからのパラレル画像
データをシリアルデータに変換し、変換が終了すると次
のパラレル画像データの要求信号を出力するパラレルシ
リアル変換回路と、前記パラレルシリアル変換回路から
のシリアル画像データの白及び黒の連続数をカウント
し、ランレングスに変換するランレングス変換回路と、
前記パラレルシリアル変換回路からの要求信号に従っ
て、前記メモリからの前記パラレルシリアル変換回路に
パラレル画像データをDMA（ダイレクトメモリアクセ
ス）転送するDMAコントローラと、前記DMAコントローラ
により１ラインの画像データの最終ワードがDMA転送さ
れたことを示す信号の発生した後に、前記パラレルシリ
アル変回路からの要求信号に基づいてEOL信号を形成す
る形成回路とを有する符号化装置を提供するものであ
る。
以下、本発明を好ましい実施例を用いて説明する。
第２図は本発明を適用したフアクシリミの構成を示す
図である。第２図に於いて、10はフアクシミリ全体の制
御及び画像データの符号化，復号化を行うCPU、11はDMA
転送を制御するDMAコントローラ、12は画像データ記憶
や送受信データのバツフア及びCPU10の作業領域として
使用されるメモリ、13はパラレル画像データをランレン
グスに変換するランレングス変換回路、14はシステムバ
ス、15は送信原稿を読み取るCCD、16はCCD15からの画像
信号にシエーデイング補正，画像処理,2値化等の処理を
施す２値化回路、17は２値化回路16よりのシリアル画像
データをパラレルデータに変換するシリアルパラレル変
換回路である。
図である。第２図に於いて、10はフアクシミリ全体の制
御及び画像データの符号化，復号化を行うCPU、11はDMA
転送を制御するDMAコントローラ、12は画像データ記憶
や送受信データのバツフア及びCPU10の作業領域として
使用されるメモリ、13はパラレル画像データをランレン
グスに変換するランレングス変換回路、14はシステムバ
ス、15は送信原稿を読み取るCCD、16はCCD15からの画像
信号にシエーデイング補正，画像処理,2値化等の処理を
施す２値化回路、17は２値化回路16よりのシリアル画像
データをパラレルデータに変換するシリアルパラレル変
換回路である。
上記構成に於いて、CCD15の出力は２値化回路16で２
値化されシリアルパラレル変換回路17でパラレルデータ
に変換される。このパラレルデータはDMAコントローラ1
1の制御に従ってメインメモリ12のラインバツフア用エ
リアにDMA転送される。CPU10はランレングス変換回路13
を起動するとランレングス変換回路13はDMAコントロー
ラ11に対し、DMA転送要求DRQを出す。DMAコントローラ1
1は要求に応じてメインメモリ12の画像データをランレ
ングス変換回路13に転送する。ランレングスに変換され
た画像データはCPU10に送られ、CPU10はMH符号又はMR符
号化動作を行う。
値化されシリアルパラレル変換回路17でパラレルデータ
に変換される。このパラレルデータはDMAコントローラ1
1の制御に従ってメインメモリ12のラインバツフア用エ
リアにDMA転送される。CPU10はランレングス変換回路13
を起動するとランレングス変換回路13はDMAコントロー
ラ11に対し、DMA転送要求DRQを出す。DMAコントローラ1
1は要求に応じてメインメモリ12の画像データをランレ
ングス変換回路13に転送する。ランレングスに変換され
た画像データはCPU10に送られ、CPU10はMH符号又はMR符
号化動作を行う。
第１はランレングス変換回路13の構成を表わす図で、
同図に於いて、１はメモリ12からのパラレル画像データ
をシリアル画像データに変換するパラレルシリアル変換
器、２はパラレルシリアル変換器１からのシリアル画像
データの白及び黒画像の連続数をカウントし、ランレン
グズに変換するランレングスカウンタ、３はランレング
スカウンタ２の出力であるカウンタ値をCPU10からのRD
（読み込み）信号によってシステムバス14ヘ出力する３
ステートバツフア、４はランレングス変換回路13内の内
部バス、５はANDゲート、６はTC信号パルスを記憶する
Ｄ−F.F（フリップフロップ）、７はパラレルシリアル
変換器１のパラレルデータ要求PDRをDRQ（DMA要求信
号）とするか、EOL（ライン終端信号）とするかを切り
換える切り換えスイツチ、８はデイレイ回路である。
同図に於いて、１はメモリ12からのパラレル画像データ
をシリアル画像データに変換するパラレルシリアル変換
器、２はパラレルシリアル変換器１からのシリアル画像
データの白及び黒画像の連続数をカウントし、ランレン
グズに変換するランレングスカウンタ、３はランレング
スカウンタ２の出力であるカウンタ値をCPU10からのRD
（読み込み）信号によってシステムバス14ヘ出力する３
ステートバツフア、４はランレングス変換回路13内の内
部バス、５はANDゲート、６はTC信号パルスを記憶する
Ｄ−F.F（フリップフロップ）、７はパラレルシリアル
変換器１のパラレルデータ要求PDRをDRQ（DMA要求信
号）とするか、EOL（ライン終端信号）とするかを切り
換える切り換えスイツチ、８はデイレイ回路である。
上記構成に於いて１ラインの符号化動作を第３図のフ
ローチヤートに沿って説明する。まず、S1でCPU10はDMA
コントローラ11に１ラインの転送ワード数をプログラム
し、DMA転送を許可する。尚、この転送ワード数は符号
化すべき画像サイズ，解像度等により定められる。次に
S2でランレングス変換回路13を起動する。これによりパ
ラレルシリアル変換器１がデータ要求PDRを出し、この
とき、切り換えスイツチ７はDRQ側になっているので、D
MAコントローラ11に対してデータ要求信号DRQが出る。D
MAコントローラ11はDRQを受け取るとCPU10を止めてバス
14の制御権を得、メモリ12を出力状態にすると同時に、
WR信号とDACK信号をONにしてパラレルシリアル変換器１
にメモリ12から出された最初の画像データワードを書き
込む。
ローチヤートに沿って説明する。まず、S1でCPU10はDMA
コントローラ11に１ラインの転送ワード数をプログラム
し、DMA転送を許可する。尚、この転送ワード数は符号
化すべき画像サイズ，解像度等により定められる。次に
S2でランレングス変換回路13を起動する。これによりパ
ラレルシリアル変換器１がデータ要求PDRを出し、この
とき、切り換えスイツチ７はDRQ側になっているので、D
MAコントローラ11に対してデータ要求信号DRQが出る。D
MAコントローラ11はDRQを受け取るとCPU10を止めてバス
14の制御権を得、メモリ12を出力状態にすると同時に、
WR信号とDACK信号をONにしてパラレルシリアル変換器１
にメモリ12から出された最初の画像データワードを書き
込む。
パラレルシリアル変換器１は画像データワードが書き
込まれると、データ要求PDRをOFFすると同時にランレン
グスカウンタ２にシリアルデータを出力する。パラレル
シリアル変換が終了するとパラレルシリアル変換器１は
再びDRQを出し、以下繰り返しとなる。このとき、CPU10
はRD信号とCS信号を出して３ステートバツフア３をイネ
ーブルにし、RDY信号やEOL信号を読み出してチエツクし
ている。フローチヤートではS3,S5をループしている。
込まれると、データ要求PDRをOFFすると同時にランレン
グスカウンタ２にシリアルデータを出力する。パラレル
シリアル変換が終了するとパラレルシリアル変換器１は
再びDRQを出し、以下繰り返しとなる。このとき、CPU10
はRD信号とCS信号を出して３ステートバツフア３をイネ
ーブルにし、RDY信号やEOL信号を読み出してチエツクし
ている。フローチヤートではS3,S5をループしている。
パラレルシリアル変換器１からの画像データが白から
黒あるいは黒から白へと変化すると、ランレングスカウ
ンタ２がRDY信号を出力するので、S4へ進みここでCPU10
は３はステートバツフア３からのランレングスを読み出
してMH符号あるいはMR符号に符号化し、更にメモリ12内
の送信バツフアメモリエリアへ書き込む。そして次のラ
ンレングスができるまでS3,S5のループに戻る。以下ラ
ンレングスが発生するごとにS4で符号化を行う。
黒あるいは黒から白へと変化すると、ランレングスカウ
ンタ２がRDY信号を出力するので、S4へ進みここでCPU10
は３はステートバツフア３からのランレングスを読み出
してMH符号あるいはMR符号に符号化し、更にメモリ12内
の送信バツフアメモリエリアへ書き込む。そして次のラ
ンレングスができるまでS3,S5のループに戻る。以下ラ
ンレングスが発生するごとにS4で符号化を行う。
符号化が進んでS1で予めセツトされた１ライン分の転
送ワードの１ラインの最終ワードがDMA転送されると
き、DMAコントローラ11はDACK信号とWR信号に加えて、T
C信号をONにする。これによりＤ−F.F6がセツトされ、
切り換え器７がEOL側に切り換えられる。この後にパラ
レルシリアル変換が終了してパラレルシリアル変換器１
がデータ要求信号PDRを出すと切り換え器７によりDRQ信
号は出力されずにEOL信号がONになる。CPU10はS5でEOL
信号がONになっていることを検出すると、S6でEOL符号
をメモリ12内の送信バツフアエリアへ書き込んで１ライ
ンの符号化が終了する。
送ワードの１ラインの最終ワードがDMA転送されると
き、DMAコントローラ11はDACK信号とWR信号に加えて、T
C信号をONにする。これによりＤ−F.F6がセツトされ、
切り換え器７がEOL側に切り換えられる。この後にパラ
レルシリアル変換が終了してパラレルシリアル変換器１
がデータ要求信号PDRを出すと切り換え器７によりDRQ信
号は出力されずにEOL信号がONになる。CPU10はS5でEOL
信号がONになっていることを検出すると、S6でEOL符号
をメモリ12内の送信バツフアエリアへ書き込んで１ライ
ンの符号化が終了する。
尚、シリアルパラレル変換回路17からメモリ12への転
送と、メモリ12からランレングス変換回路13への転送は
CPL10が割込み処理にて転送することも可能である。
送と、メモリ12からランレングス変換回路13への転送は
CPL10が割込み処理にて転送することも可能である。
以上説明したように、DMAコントローラ11が１ライン
の最終ワードのDMA転送を示すTC信号を出力したあとの
パラレルシリアル変換器１のデータ要求をEOL信号とす
ることにより、ランレングス化したビツト数を数えるカ
ウンタなしで、あるいはソフトウエアにてビツト数をカ
ウントしなくてもラインの終端を検出することができ
る。
の最終ワードのDMA転送を示すTC信号を出力したあとの
パラレルシリアル変換器１のデータ要求をEOL信号とす
ることにより、ランレングス化したビツト数を数えるカ
ウンタなしで、あるいはソフトウエアにてビツト数をカ
ウントしなくてもラインの終端を検出することができ
る。
尚、本実施例ではフアクシミリ装置を例に説明した
が、これに限るものではなく、EOLの発生を要する符号
化を用いた他の装置、例えば画像フアイル装置等にも適
用可能なことは言う迄もない。
が、これに限るものではなく、EOLの発生を要する符号
化を用いた他の装置、例えば画像フアイル装置等にも適
用可能なことは言う迄もない。
以上説明した様に、本発明によると符号化すべき画像
データの１ライン分のDMA終了に基づいてEOL信号の形成
を行うことにより、EOL発生用画像のカウンタ等を用い
ずに、且つ、種々の長さの画像に対するEOL信号の形成
が可能となる。
データの１ライン分のDMA終了に基づいてEOL信号の形成
を行うことにより、EOL発生用画像のカウンタ等を用い
ずに、且つ、種々の長さの画像に対するEOL信号の形成
が可能となる。
第１図は本発明によるランレングス変換回路のブロツク
図、 第２図はフアクシミリのブロツク図、 第３図は１ラインの符号化動作を示すフローチヤート図
である。 １……パラレルシリアル変換器 ２……ランレングスカウンタ ３……３ステートバツフア ６……Ｄ−F.F ７……切り換えスイツチ 10……CPU 11……DMAコントローラ 12……メモリ 13……ランレングス変換回路
図、 第２図はフアクシミリのブロツク図、 第３図は１ラインの符号化動作を示すフローチヤート図
である。 １……パラレルシリアル変換器 ２……ランレングスカウンタ ３……３ステートバツフア ６……Ｄ−F.F ７……切り換えスイツチ 10……CPU 11……DMAコントローラ 12……メモリ 13……ランレングス変換回路
Claims (1)
- 【請求項１】画像データを記憶するメモリと、 前記メモリからのパラレル画像データをシリアルデータ
に変換し、変換が終了すると次のパラレル画像データの
要求信号を出力するパラレルシリアル変換回路と、 前記パラレルシリアル変換回路からのシリアル画像デー
タの白及び黒の連続数をカウントし、ランレングスに変
換するランレングス変換回路と、 前記パラレルシリアル変回路からの要求信号に従って、
前記メモリから前記パラレルシリアル変換回路にパラレ
ル画像データをDMA（ダイレクトメモリアクセス）転送
するDMAコントローラと、 前記DMAコントローラにより１ラインの画像データの最
終ワードがDMA転送されたことを示す信号の発生した後
に、前記パラレルシリアル変換回路からの要求信号に基
づいてEOL信号を形成する形成回路とを有することを特
徴とする符号化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63159779A JP2637479B2 (ja) | 1988-06-27 | 1988-06-27 | 符号化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63159779A JP2637479B2 (ja) | 1988-06-27 | 1988-06-27 | 符号化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH029272A JPH029272A (ja) | 1990-01-12 |
| JP2637479B2 true JP2637479B2 (ja) | 1997-08-06 |
Family
ID=15701081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63159779A Expired - Fee Related JP2637479B2 (ja) | 1988-06-27 | 1988-06-27 | 符号化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2637479B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116700808B (zh) * | 2023-06-26 | 2024-05-14 | 中国第一汽车股份有限公司 | 一种eol配置码处理方法、系统、电子设备和存储介质 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60251775A (ja) * | 1984-05-28 | 1985-12-12 | Ricoh Co Ltd | デ−タ転送方式 |
| JP2520586B2 (ja) * | 1984-11-02 | 1996-07-31 | 株式会社リコー | 通信装置 |
-
1988
- 1988-06-27 JP JP63159779A patent/JP2637479B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH029272A (ja) | 1990-01-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |