JP3053191B2 - 画像圧縮符号化装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、例えばファクシミリ装置等においてスキャ
ナから出力されるビットマップデータを高速に圧縮符号
化する画像圧縮符号化装置に関し、特に大容量ビットマ
ップデータを高速符号化するのに好適の画像圧縮符号化
装置に関する。

［従来の技術］ 従来から、ファクシミリ装置等においては、スキャナ
からのビットマップデータをMH、MR等の圧縮符号化デー
タに変換するために、圧縮伸張プロセッサ（以下、CEP
と呼ぶ）が使用されている。この場合、スキャナからの
ビットマップデータは、一定速度で入力されるが、CEP
からの圧縮符号化データの出力速度は、画像の濃度によ
って異なり、通常は、スキャナからのデータ出力速度よ
りも低速である。このため、従来の画像圧縮符号化装置
には、スキャナからのビットマップデータを一旦格納す
るための入力バッファを設けるようにしている。

［発明が解決しようとする課題］ しかしながら、上述した従来の画像圧縮符号化装置で
は、例えばA0,A1サイズといった大容量のビットマップ
データを圧縮符号化する場合、入力バッファとして、30
MBを超える大容量のビットマップメモリが必要になると
いう問題点がある。

本発明はかかる問題点に鑑みてなされたものであっ
て、バッファ容量の削減を図ることができる画像圧縮符
号化装置を提供することを目的とする。

［課題を解決するための手段］ 本発明に係る画像圧縮符号化装置は、スキャナから出
力されるビットマップデータを順次ランレングスデータ
に変換するランレングス変換手段と、このランレングス
変換手段で変換されたランレングスデータを一時的に格
納するバッファ回路と、このバッファ回路から供給され
たランレングスデータをビットマップデータに変換する
ランレングス・ビットマップデータ変換手段と、このラ
ンレングス・ビットマップ変換手段の出力を順次圧縮符
号化する圧縮符号化手段と、前記ランレングス変換手段
で変換されたランレングスデータをCPUバスを介して前
記バッファ回路に順次格納すると共に、前記バッファ回
路に格納されたランレングスデータを前記CPUバスを介
して前記ランレングス・ビットマップ変換手段に順次供
給するCPUと、前記ランレングス・ビットマップ変換手
段で変換されたビットマップデータを前記CPUの介在な
しで前記圧縮符号化手段に転送する転送制御手段とを具
備したことを特徴とする。

［作用］ 本発明によれば、スキャナから供給されたビットマッ
プデータをランレングス変換手段で一旦ランレングスデ
ータに圧縮したうえで、その後の処理を行うようにして
いるから、大容量のバッファを必要とすることがない。
しかも、本発明によれば、ランレングス単位で装置内部
のデータ転送が行われるので、データの転送頻度がビッ
トマップデータを転送する場合に比べて少ない。このた
め、圧縮符号化手段の処理能力に合わせてデータの転送
を行うことにより、処理効率の向上を図ることができ、
高速処理が可能になる。

［実施例］ 以下、添付の図面を参照しながら、本発明の実施例に
ついて説明する。

第１図は、本発明をファクシミリ装置の画像圧縮符号
化装置に適用した実施例を示すブロック図である。

密着型ラインイメージセンサ等からなる画像スキャナ
から出力されたビットマップ形式のスキャナデータは、
ランレングス変換回路１に逐次入力されている。ランレ
ングス変換回路１は、入力されたスキャナデータをラン
レングスデータに変換する。このランレングス変換回路
１の出力は、FIFO（First in First out）メモリ2,3に
順次格納されるようになっている。これらFIFOメモリ2,
3の出力側は、CPUバス４に接続されている。

このCPUバス４には、CPU5及びDRAMバッファ６が接続
されている。CPU5は、この装置全体の制御を司るもの
で、FIFOメモリ2,3に格納されたランレングスデータを
適宜リードして、DRAMバッファ６に順次格納するものと
なっている。

また、CPUバス４には、ランレング・スビットマップ
変換回路７、圧縮符号化回路８及びFIFOメモリ９が接続
されている。ランレングス・ビットマップ変換回路７
は、CPU5の制御のもとにDRAMバッファ６から順次読み出
されたランレングスデータを16ビットパラレルのビット
マップデータに変換する。圧縮符号化回路８は、CEPを
主体として構成され、上記ビットマップデータをMH、MR
及びMMR等の圧縮符号化データに変化し、FIFOメモリ９
に順次格納する。

第２図は、これらランレングス・ビットマップ変換回
路７、圧縮符号化回路８及びFIFOメモリ９の更に詳細な
構成を示すブロック図である。

即ち、ラングレンス・ビットマップ変換回路７の入力
部には、FIFOメモリ21,22が設けられている。FIFOメモ
リ21,22の出力は、夫々始点レジスタ23及び終点レジス
タ24を介して、コンパレータ25,26の一方の入力端に供
給されるようになっている。一方、ランレングス・ビッ
トマップ変換回路７には、基準クロック発生回路27が設
けられており、この回路27から出力される基準クロック
でカウントアップする画素カウンタ28の出力がコンパレ
ータ25,26の他方の入力端に供給されている。コンパレ
ータ25,26の出力は、黒／白判定回路29に供給されてい
る。黒／白判定回路29は、コンパレータ25,26の出力に
従って、黒又は白を示すシリアルビットマップデータを
出力する。この出力は、シリアル・パラレル変換回路30
でパラレルデータに変換され、FIFOメモリ31に格納され
るようになっている。なお、画素ストローブ回路32は、
基準クロックに基づいてシリアル・パラレル変換回路30
に画素ストローブ信号を供給する。シーケンサ33は、こ
れら各部の動作タイミングを与えるものである。

圧縮符号化回路８は、CEP34とラインバッファ35とに
より構成されている。CEP34は、シーケンサ36の制御に
基づいてFIFOメモリ31からビットマップデタを取り込
み、ラインバッファ35内の前ラインデータを参照しなが
ら、MR符号化処理を行う。その出力は、シーケンサ37の
制御に基づいてFIFOメモリ９に適宜書込まれるようにな
っている。

一方、第１図に示すように、CPUバス４には、SCSIイ
ンタフェース回路10が接続されており、FIFOメモリ９に
格納された圧縮符号化データを、CPU5の制御のもとに、
図示しないホストコンピュータに伝送するようになって
いる。

なお、CPUバス４に接続されたシステムROM11は、CPU5
の処理を決定するプログラムを格納するものである。

次に上記のように構成された本装置の動作について説
明する。

画像スキャナから出力されたビットマップ形式のスキ
ャナデータは、ランレングス変換回路１により、例えば
その黒ランの始点位置及び終点位置を示す32ビットのラ
ンレングスデータに変換される。このランレングス変換
回路１の出力は、16ビットずつに分けられ、FIFOメモリ
2,3に格納される。FIFOメモリ2,3に所定量のランレング
スデータが格納されると、FIFOメモリ2,3から、例え
ば、ハーフ・フル・ステータス等が出力されるので、CP
U5は、このようなステータスを見て、FIFOメモリ2,3か
らランレングスデータを読み出してDRAMバッファ６に格
納する。

次に、CPU5は、DRAMバッファ６に格納された32ビット
のラングレンスデータを始点位置及び終点位置を示す各
16ビットのデータに分けてランレングス・ビットマップ
変換回路７のFIFOメモリ21,22に夫々ライトする。FIFO
メモリ21,22に所定量のランレングスデータが格納され
ると、シーケンサ33は、FIFOメモリ21,22のステータス
に基づいて、始点レジスタ23及び終点レジスタ24にラン
レングスデータをロードする。

始点レジスタ23の出力と画素カウンタ28の出力との一
致がコンパレータ25にて検出されたら、黒／白判定回路
29からは、以後、黒を示す画素データが出力される。ま
た、終点レジスタ24の出力と画素カウンタ28の出力との
一致がコンパレータ26にて検出されたら、黒／白判定回
路29からは、以後、白を示す画素データが出力される。
もし、FIFOメモリ21,22のステータスが空又は満杯状態
を示しているならば、ストップモーションとなる。この
場合、画素カウンタ28及び画素ストローブ回路32は停止
する。

黒／白判定回路29からの画素データは、シリアル・パ
ラレル変換回路30で、例えば16ビットのパラレルデータ
に変換され、FIFOメモリ31に順次格納される。シーケン
サ36は、FIFOメモリ31とCEP34との間でデータをDMA転送
する機能を有し、CEP34からデータ入力要求を受け取る
と、FIFOメモリ31のステータスを監視しながら、CEP34
の16ビット画像バス38にデータを転送する。CEP34にデ
ータが転送されると、CEP34は、ラインバッファ35の内
容を参照しながらデータをMR符号等に圧縮符号化する。
一方、シーケンサ37もCEP34とFIFOメモリ９との間でデ
ータをDMA転送する機能を有し、CEP34からデータ出力要
求を受け取ると、FIFOメモリ９のステータスを監視しな
がら、CEP34のシステムバス39から圧縮符号化されたデ
ータをFIFOメモリ９にライトする。なお、CEP34は、CPU
バス４及びシステムバス39を介してCPU5によりイニシャ
ル設定される。このため、シーケンサ37は、システムバ
ス39のアービトレーションを行う機能も有している。

このようにして、FIFOメモリ９に格納された圧縮符号
化データは、CPU5により逐次取り出され、DRAMバッファ
６等にストアされつつ、SCSIインタフェース10を介して
ホストコンピュータ等に転送される。

このように、本実施例の装置によれば、スキャナから
供給されたビットマップデータをランレングス変換回路
１で一旦ランレングスデータに圧縮したうえで、その後
の処理を行うようにしているから、大容量のバッファを
必要とせず、しかも全ての操作がパイプライン化され、
高速処理が可能になる。そして、CEP34に対しては、そ
の処理速度に合わせてデータが供給され、その能力を最
大限に引き出すことができる。また、本装置では、ラン
ングス単位でデータが転送されるので、データの転送頻
度がビットマップデータを転送する場合に比べて少な
い。このため、CPU5の負担も大幅に軽減されることにな
る。

なお、本発明は上述した実施例に限定されるものでは
ない。例えば、ランレングスデータの形式は、例示した
ものに限定されず、ドット列の始点位置とその長さを指
定するものでも良い。いずれの形態であっても、A4乃至
A0の実用図面の場合、ランレングスデータを32ビット＝
１ワードで表現することが可能であり、汎用CPUでの処
理を行うことが可能である。

［発明の効果］ 以上述べたように、本発明によれば、スキャナから供
給されたビットマップデータをランレングスデータに圧
縮したうえで、バッファリングし、その後の処理を行う
ようにしているから、大容量のバッファを必要とするこ
とがない。

また、本発明によれば、ランレングス単位でバッファ
リングが行われるので、データの転送頻度がビットマッ
プデータを転送する場合に比べて少ない。このため、圧
縮符号化手段の処理能力に合わせてデータの転送を行う
ことができ、処理効率が向上して高速処理が可能にな
る。

【図面の簡単な説明】

第１図は本発明をファクシミリ装置の画像圧縮符号化装
置に適用した実施例を示すブロック図、第２図は同装置
におけるランレングス・ビットマップ変換回路及び圧縮
符号化回路の更に詳細な構成を示すブロックである。 1;ランレングス変換回路、2,3,9,21,22,31;FIFOメモ
リ、4;CPUバス、5;CPU、6;DRAMバッファ、7;ランレング
ス・ビットマップ変換回路、8;圧縮符号化回路、10;SCS
Iインタフェース、11;システムROM、23;始点レジスタ、
24;終点レジスタ、25,26;コンパレータ、27;基準クロッ
ク発生回路、28;画素カウンタ、29;黒／白判定回路、3
0;シリアル・パラレル変換回路、32;画素ストローブ回
路、33,36,37;シーケンサ、34;CEP、35;ラインバッフ
ァ、38;画像バス、39;システムバス

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】スキャナから出力されるビットマップデー
   タを順次ランレングスデータに変換するランレングス変
   換手段と、 このランレングス変換手段で変換されたランレングスデ
   ータを一時的に格納するバッファ回路と、 このバッファ回路から供給されたランレングスデータを
   ビットマップデータに変換するランレングス・ビットマ
   ップ変換手段と、 このランレングス・ビットマップ変換手段の出力を順次
   圧縮符号化する圧縮符号化手段と、 前記ランレングス変換手段で変換されたランレングスデ
   ータをCPUバスを介して前記バッファ回路に順次格納す
   ると共に、前記バッファ回路に格納されたランレングス
   データを前記CPUバスを介して前記ランレングス・ビッ
   トマップ変換手段に順次供給するCPUと、 前記ランレングス・ビットマップ変換手段で変換された
   ビットマップデータを前記CPUの介在なしで前記圧縮符
   号化手段に転送する転送制御手段と を具備したことを特徴とする画像圧縮符号化装置。