JPH0554303B2 - - Google Patents
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- JPH0554303B2 JPH0554303B2 JP58021323A JP2132383A JPH0554303B2 JP H0554303 B2 JPH0554303 B2 JP H0554303B2 JP 58021323 A JP58021323 A JP 58021323A JP 2132383 A JP2132383 A JP 2132383A JP H0554303 B2 JPH0554303 B2 JP H0554303B2
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- Japan
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- memory
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Links
- 230000015654 memory Effects 0.000 claims description 47
- 230000005540 biological transmission Effects 0.000 claims description 10
- 230000006870 function Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 101150046174 NIP2-1 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/41—Bandwidth or redundancy reduction
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はフアクシミリのような画像データを扱
う機器の画像データの符号・復号化装置に係り、
特に高速に符号・復号化処理を行うのに好敵な符
号・復号化装置に関する。
う機器の画像データの符号・復号化装置に係り、
特に高速に符号・復号化処理を行うのに好敵な符
号・復号化装置に関する。
フアクシミリは、CCITTの勧告Ｔ・４による
G3規格の符号・復号化方式を適用するのが一般
的であり、これは小規模な装置である。また、画
像フアイルなどには高性能の符号・復号化装置が
用いられるが殆どは、汎用の電子計算機のソフト
ウエア処理方式がフアクシミリの回路を流用した
ものであり、本発明に直接関係する符号・復号化
装置は知られていない。
G3規格の符号・復号化方式を適用するのが一般
的であり、これは小規模な装置である。また、画
像フアイルなどには高性能の符号・復号化装置が
用いられるが殆どは、汎用の電子計算機のソフト
ウエア処理方式がフアクシミリの回路を流用した
ものであり、本発明に直接関係する符号・復号化
装置は知られていない。
本発明の目的はDMA（ダイレクト・メモリ・
アクセス）で高速に符号を転送することを可能と
する符号・復号化処理装置に関する。
アクセス）で高速に符号を転送することを可能と
する符号・復号化処理装置に関する。
本発明の他の目的は、大容量の画像データを複
数の符号・復号化LSIで高速に処理できる符号・
復号化処理装置に関する。
数の符号・復号化LSIで高速に処理できる符号・
復号化処理装置に関する。
本発明は、ブロツク単位の画像データの符号列
をDMA転送単位のデータ幅に整列させる機能を
有する符号・復号化専用LSI（Large Scale
Integrated circuit）とDMAC（ダイレクトメモ
リアクセスコントローラ）とを組合せて、画面メ
モリと符号・復号化専用LSI間で符号をDMA転
送するようにしたものである。
をDMA転送単位のデータ幅に整列させる機能を
有する符号・復号化専用LSI（Large Scale
Integrated circuit）とDMAC（ダイレクトメモ
リアクセスコントローラ）とを組合せて、画面メ
モリと符号・復号化専用LSI間で符号をDMA転
送するようにしたものである。
以下、本発明の一実施例を図面を用いて説明す
る。第１図は本実施例の符号・復号化装置の全体
構成図である。第１図において１はシステム制御
プロセツサであり、マイクロプロセツサ、ダイレ
クトメモリアクセスコントローラ及びこれらが動
作するに必要なタイミング制御回路、割込み制御
回路、タイマ、リードオンリメモリ（ROM）、
ランダムアクセスメモリ（RAM）、バスインタ
ーフエイス回路を含んでいる。２は、符号・復号
化プロセツサであり、詳しくは後述する。３は、
読取装置、４は読取インターフエイス、５は記録
装置、６は記録インターフエイスである。７は大
容量の画面メモリで、ダイナミツク形のICメモ
リを用い、容量は例えば4MByte（バイト）であ
り、これらのリフレツシユコントロール回路及び
バスインターフエイスを含む。８は、伝送インタ
ーフエイスであり、小容量のバツフアメモリを待
ち、９は、パネル１０を有する伝送制御手順を実
施するための伝送制御プロセツサであり、伝送回
路（LINE）とのインターフエイスを有してい
る。１１は、これらを結合するシステムバスであ
る。
る。第１図は本実施例の符号・復号化装置の全体
構成図である。第１図において１はシステム制御
プロセツサであり、マイクロプロセツサ、ダイレ
クトメモリアクセスコントローラ及びこれらが動
作するに必要なタイミング制御回路、割込み制御
回路、タイマ、リードオンリメモリ（ROM）、
ランダムアクセスメモリ（RAM）、バスインタ
ーフエイス回路を含んでいる。２は、符号・復号
化プロセツサであり、詳しくは後述する。３は、
読取装置、４は読取インターフエイス、５は記録
装置、６は記録インターフエイスである。７は大
容量の画面メモリで、ダイナミツク形のICメモ
リを用い、容量は例えば4MByte（バイト）であ
り、これらのリフレツシユコントロール回路及び
バスインターフエイスを含む。８は、伝送インタ
ーフエイスであり、小容量のバツフアメモリを待
ち、９は、パネル１０を有する伝送制御手順を実
施するための伝送制御プロセツサであり、伝送回
路（LINE）とのインターフエイスを有してい
る。１１は、これらを結合するシステムバスであ
る。
読取装置３で読取つた画像データは、読取イン
ターフエイス４を経由して、システム制御プロセ
ツサ１の制御により、画面メモリ７に入る。画面
メモリ７内の画像データは記録インターフエイス
６を経由して、直接記録装置５に出力し、記録す
ることが可能である。画面メモリ７は符号・復号
化プロセツサ２と直接インターフエイスする符号
データを格納することも可能であり、画面メモリ
７内の符号データもまた、システム制御プロセツ
サ１の制御により伝送インターフエイス８及び伝
送制御プロセツサ９を経由して伝送回路とやりと
りすることができる。
ターフエイス４を経由して、システム制御プロセ
ツサ１の制御により、画面メモリ７に入る。画面
メモリ７内の画像データは記録インターフエイス
６を経由して、直接記録装置５に出力し、記録す
ることが可能である。画面メモリ７は符号・復号
化プロセツサ２と直接インターフエイスする符号
データを格納することも可能であり、画面メモリ
７内の符号データもまた、システム制御プロセツ
サ１の制御により伝送インターフエイス８及び伝
送制御プロセツサ９を経由して伝送回路とやりと
りすることができる。
符号・復号化プロセツサ２には、符号・復号化
専用のLSIを用いる。第２図は、専用LSIの内部
構成図である。第２図において、１２はシステム
バスとインターフエイス部、１３はメモリバスと
のインターフエイス部、１４はマイクロプログラ
ム格納用のメモリ、１５は符号・復号化処理回
路、１６は符号表を格納するメモリである。これ
らでLSI１７を構成する。
専用のLSIを用いる。第２図は、専用LSIの内部
構成図である。第２図において、１２はシステム
バスとインターフエイス部、１３はメモリバスと
のインターフエイス部、１４はマイクロプログラ
ム格納用のメモリ、１５は符号・復号化処理回
路、１６は符号表を格納するメモリである。これ
らでLSI１７を構成する。
システムバスインターフエイス１２は第１図の
システムバス１１に接続し、LSIとシステム制御
プロセツサ１とのデータのやりとり及び画面メモ
リ７との画データ（画像・符号いずれも）をやり
とりするインターフエイスである。メモリバスイ
ンターフエイス１３はメモリバスとインターフエ
イスして、メモリバスに接続したラインメモリ
や、その他の入出力回路とデータのやりとりをす
る。メモリ１６は、フアクシミリ特有の符号
（CCITT勧告Ｔ・４に示すMH・MR符号）を格
納しており、処理回路１５は符号・復号化動作を
補助する。メモリ１４は、処理回路１５が動作す
るのに必要なデータ及びプログラムを格納してい
る。
システムバス１１に接続し、LSIとシステム制御
プロセツサ１とのデータのやりとり及び画面メモ
リ７との画データ（画像・符号いずれも）をやり
とりするインターフエイスである。メモリバスイ
ンターフエイス１３はメモリバスとインターフエ
イスして、メモリバスに接続したラインメモリ
や、その他の入出力回路とデータのやりとりをす
る。メモリ１６は、フアクシミリ特有の符号
（CCITT勧告Ｔ・４に示すMH・MR符号）を格
納しており、処理回路１５は符号・復号化動作を
補助する。メモリ１４は、処理回路１５が動作す
るのに必要なデータ及びプログラムを格納してい
る。
このLSIの詳細は、先に開発されたLSI（特願昭
58−1071号：昭和58年１月10日出願）とほぼ同じ
であり説明を省略する。
58−1071号：昭和58年１月10日出願）とほぼ同じ
であり説明を省略する。
次に第３図により、本LSIの動作を簡単に説明
すると共に、本発明の符号・復号化プロセツサ２
につき説明する。第３図では４組の符号・復号化
プロセツサを使用した場合を例示している。第３
図のおいて、１１はシステムバス、１７，１７′，
１７″，１７は符号・復号化用のLSI、１８〜
１８″は、メモリバス１９〜１９″とシステムバス
１１との間で高速に画像データ転送を行うための
入出力回路、２０〜２０、２１〜２１は小規
模のバツフアメモリを構成するメモリである。シ
ステムバス１１とメモリ２０，２１，２０′，２
１′，２０″，２１″，２０，２１はそれぞれ
入出力回路１８，１８′，１８″，１８を用いて
システム制御プロセツサ１の中のダイレクトメモ
リアクセスコントローラ及びマイコンの制御によ
り、高速にDMA転送される。符号データはLSI
１７，１７′，１７″，１７と画面メモリ７との
間で転送され、これもダイレクトメモリアクセス
コントローラにより制御される。各LSI１７〜１
７は上記のようにそれぞれ各入力回路１８，〜
１８、バツフアメモリ２０〜２０、２１〜２
１と組み合わせられて４組の符号・復号化プロ
セツサを構成し、これらは第４図のタイミングで
動作する。すなわち、第４図において、Ａ区間
は、システムバス１１からメモリ２０，２１、２
０′，２１′，２０″，２１″，２０，２１へそ
れぞれの入力回路１８〜１８を経由して、画像
データを転送するタイミングである。４組の符
号・復号化プロセツサのデータ転送能力が低速で
あつても、システムバス１１及びシステム制御プ
ロセツサ１内のダイレクトメモリアクセスコント
ローラが十分に速い（この場合は符号・復号化プ
ロセツサの約４倍）データ転送能力があれば、符
号・復号化プロセツサも４組全体として４倍のデ
ータ転送能力を有するのと同等になる。区間Ｂは
各LSI１７，１７′，１７″，１７の動作するタ
イミングである。各LSI１７，１７′，１７″，１
７はそれぞれの各LSI１７，１７′，１７″，１
７専用のメモリバス１９，１９′，１９″，１９
を経由してそれぞれのメモリ２０，２１，２
０′，２１′，２０″，２１″，２０，２１を自
由にアクセスし、符号化処理を行う。各LSI１
７，１７′，１７″，１７は生成した符号をLSI
内部にて所定のデータ幅に整列してシステムバス
１１に出力する。システムバスに出力された符号
は、DMA制御により画面メモリ７に転送され
る。各組のメモリ２０，２１，２０′，２１′，２
０″，２１″，２０，２１に与える画像データ
は、画面メモリ７から、逐次形式又は一括形式で
転送する。逐次形式では、各組のメモリに、ｎラ
イン番目、（ｎ＋１）ライン番目、（ｎ＋２）ライ
ン番目、（ｎ＋３）ライン番目と１走査線を１ブ
ロツクとする単位で順に与える形式であり、画面
メモリが小さく、１画面全部の画データが格納で
きない場合に用いる。次に一括形式では、画像メ
モリが十分大きく１画面全部の画データを格納で
きる場合で、この場合、各１画面を４つのブロツ
クに分割し、分割した複数の走査線からなるブロ
ツク単位に各符号・復号化プロセツサに画像デー
タを与え符号化させる形式である。DMACの起
動及び停止制御がブロツク単位で済むため、
1DMACの起動停止制御を行うマイクロプロセツ
サの処理負荷が軽い利点がある。なお、いずれの
場合も、ブロツク単位の画像データを符号化して
出力される符号列は連結して、伝送する必要があ
るため、各LSIの機能として、ブロツク単位の符
号化処理終了時には、ブロツク単位の画像データ
を符号化して得た符号列が所定のデータ幅に整列
しているか否かを判定し、整列していない場合に
は最後の符号ビツトに続けて整列のためのダミー
ビツト（以下整列ビツトと称する）を付加する。
例えば、あるラインの符号量が50ビツトで整列デ
ータ幅が８ビツトの場合、６ビツトのダミービツ
トを付加して56ビツトにし、８ビツトのデータ幅
に整列させるものである。なお、所定のデータ幅
とは通常１回のDMAで転送するビツト数であ
る。次のタイミング区間Ｃは、各符号・復号化プ
ロセツサの処理の待合せタイミングである。１走
査線単位の逐次処理の場合は、区間Ｂで処理した
符号がCCITT勧告Ｔ・４の最小時間相当ビツト
未満の場合タイミング区間Ｃで各走査線毎に、フ
イル（CCITT勧告Ｔ・４のダミービツト：タイ
ムフイル）を挿入することができる。なお、復号
化処理は、以上の逆の操作を行い動作させる。本
発明では、例えば、８ビツトが１ワードのメモリ
に２ライン分格納すると、ラインの切れ目がバイ
トの切れ目と成り、これを２つのデコーダで並列
処理するとき、バイト単位に符号を転送できる。
バイト単位に転送できる本発明の方式を用いる
と、従来のバイトの途中に切れ目のある方式に比
べて高速であることは明かである。また、バイト
単位に転送できる本発明の方式の場合、転送を
DMACを用いて行うことができ、さらに高速化
が可能である。
すると共に、本発明の符号・復号化プロセツサ２
につき説明する。第３図では４組の符号・復号化
プロセツサを使用した場合を例示している。第３
図のおいて、１１はシステムバス、１７，１７′，
１７″，１７は符号・復号化用のLSI、１８〜
１８″は、メモリバス１９〜１９″とシステムバス
１１との間で高速に画像データ転送を行うための
入出力回路、２０〜２０、２１〜２１は小規
模のバツフアメモリを構成するメモリである。シ
ステムバス１１とメモリ２０，２１，２０′，２
１′，２０″，２１″，２０，２１はそれぞれ
入出力回路１８，１８′，１８″，１８を用いて
システム制御プロセツサ１の中のダイレクトメモ
リアクセスコントローラ及びマイコンの制御によ
り、高速にDMA転送される。符号データはLSI
１７，１７′，１７″，１７と画面メモリ７との
間で転送され、これもダイレクトメモリアクセス
コントローラにより制御される。各LSI１７〜１
７は上記のようにそれぞれ各入力回路１８，〜
１８、バツフアメモリ２０〜２０、２１〜２
１と組み合わせられて４組の符号・復号化プロ
セツサを構成し、これらは第４図のタイミングで
動作する。すなわち、第４図において、Ａ区間
は、システムバス１１からメモリ２０，２１、２
０′，２１′，２０″，２１″，２０，２１へそ
れぞれの入力回路１８〜１８を経由して、画像
データを転送するタイミングである。４組の符
号・復号化プロセツサのデータ転送能力が低速で
あつても、システムバス１１及びシステム制御プ
ロセツサ１内のダイレクトメモリアクセスコント
ローラが十分に速い（この場合は符号・復号化プ
ロセツサの約４倍）データ転送能力があれば、符
号・復号化プロセツサも４組全体として４倍のデ
ータ転送能力を有するのと同等になる。区間Ｂは
各LSI１７，１７′，１７″，１７の動作するタ
イミングである。各LSI１７，１７′，１７″，１
７はそれぞれの各LSI１７，１７′，１７″，１
７専用のメモリバス１９，１９′，１９″，１９
を経由してそれぞれのメモリ２０，２１，２
０′，２１′，２０″，２１″，２０，２１を自
由にアクセスし、符号化処理を行う。各LSI１
７，１７′，１７″，１７は生成した符号をLSI
内部にて所定のデータ幅に整列してシステムバス
１１に出力する。システムバスに出力された符号
は、DMA制御により画面メモリ７に転送され
る。各組のメモリ２０，２１，２０′，２１′，２
０″，２１″，２０，２１に与える画像データ
は、画面メモリ７から、逐次形式又は一括形式で
転送する。逐次形式では、各組のメモリに、ｎラ
イン番目、（ｎ＋１）ライン番目、（ｎ＋２）ライ
ン番目、（ｎ＋３）ライン番目と１走査線を１ブ
ロツクとする単位で順に与える形式であり、画面
メモリが小さく、１画面全部の画データが格納で
きない場合に用いる。次に一括形式では、画像メ
モリが十分大きく１画面全部の画データを格納で
きる場合で、この場合、各１画面を４つのブロツ
クに分割し、分割した複数の走査線からなるブロ
ツク単位に各符号・復号化プロセツサに画像デー
タを与え符号化させる形式である。DMACの起
動及び停止制御がブロツク単位で済むため、
1DMACの起動停止制御を行うマイクロプロセツ
サの処理負荷が軽い利点がある。なお、いずれの
場合も、ブロツク単位の画像データを符号化して
出力される符号列は連結して、伝送する必要があ
るため、各LSIの機能として、ブロツク単位の符
号化処理終了時には、ブロツク単位の画像データ
を符号化して得た符号列が所定のデータ幅に整列
しているか否かを判定し、整列していない場合に
は最後の符号ビツトに続けて整列のためのダミー
ビツト（以下整列ビツトと称する）を付加する。
例えば、あるラインの符号量が50ビツトで整列デ
ータ幅が８ビツトの場合、６ビツトのダミービツ
トを付加して56ビツトにし、８ビツトのデータ幅
に整列させるものである。なお、所定のデータ幅
とは通常１回のDMAで転送するビツト数であ
る。次のタイミング区間Ｃは、各符号・復号化プ
ロセツサの処理の待合せタイミングである。１走
査線単位の逐次処理の場合は、区間Ｂで処理した
符号がCCITT勧告Ｔ・４の最小時間相当ビツト
未満の場合タイミング区間Ｃで各走査線毎に、フ
イル（CCITT勧告Ｔ・４のダミービツト：タイ
ムフイル）を挿入することができる。なお、復号
化処理は、以上の逆の操作を行い動作させる。本
発明では、例えば、８ビツトが１ワードのメモリ
に２ライン分格納すると、ラインの切れ目がバイ
トの切れ目と成り、これを２つのデコーダで並列
処理するとき、バイト単位に符号を転送できる。
バイト単位に転送できる本発明の方式を用いる
と、従来のバイトの途中に切れ目のある方式に比
べて高速であることは明かである。また、バイト
単位に転送できる本発明の方式の場合、転送を
DMACを用いて行うことができ、さらに高速化
が可能である。
以上のように、本実施例によれば、単独で動作
可能なLSIを用いて、その能力を４倍に増力して
用いることが可能となつた。また、画面メモリの
管理をマイクロプロセツサとダイレクトメモリア
クセスコントローラとで管理するため、符号・復
号化専用LSIの画面管理能力を大幅に増大させる
利点がある。
可能なLSIを用いて、その能力を４倍に増力して
用いることが可能となつた。また、画面メモリの
管理をマイクロプロセツサとダイレクトメモリア
クセスコントローラとで管理するため、符号・復
号化専用LSIの画面管理能力を大幅に増大させる
利点がある。
本発明によれば、ブロツク単位の画像データを
符号化して得られる符号列をDMA転送単位のデ
ータ幅に整列されるため、符号列を記憶する画面
メモリと符号・復号化プロセツサ間で符号を転送
でき、高速な符号転送が可能である。
符号化して得られる符号列をDMA転送単位のデ
ータ幅に整列されるため、符号列を記憶する画面
メモリと符号・復号化プロセツサ間で符号を転送
でき、高速な符号転送が可能である。
第１図は本発明の実施例の構成を示すブロツク
図、第２図は専用LSIの内容ブロツク図、第３図
は符号・復号化処理プロセツサの構成を示すブロ
ツク図、第４図は符号・復号化処理のタイミング
チヤートである。 １……システム制御プロセツサ、２……符号・
復号化プロセツサ、３……読取装置、４……読取
インターフエイス、５……記録装置、６……記録
インターフエイス、７……画面メモリ、８……伝
送インターフエイス、９……伝送制御プロセツ
サ、１０……パネル、１１……システムバス。
図、第２図は専用LSIの内容ブロツク図、第３図
は符号・復号化処理プロセツサの構成を示すブロ
ツク図、第４図は符号・復号化処理のタイミング
チヤートである。 １……システム制御プロセツサ、２……符号・
復号化プロセツサ、３……読取装置、４……読取
インターフエイス、５……記録装置、６……記録
インターフエイス、７……画面メモリ、８……伝
送インターフエイス、９……伝送制御プロセツ
サ、１０……パネル、１１……システムバス。
Claims (1)
- 【特許請求の範囲】 １ 読み取つた画像データを画面メモリに画デー
タとして一時記憶し、記憶された画データを所定
のブロツクに分割し、分割した画データを符号・
復号化器にDMA転送し、転送されてきた画デー
タを対応する符号・復号化器がそれぞれ並行して
符号化処理を行い、前記符号化して得た符号を
DMA転送する符号・復号化装置において、前記
所定のブロツク単位の画像データを符号化して得
られた符号列がDMA転送する所定の転送データ
幅単位に整列しているかいないかを判定し、整列
していない場合は前記符号列の最後のビツトに続
いて整列用のダミービツトを付加し、前記符号列
を前記所定の転送データ幅単位に整列させる機能
を有することを特徴とする符号・復号化装置。 ２ 特許請求の範囲第１項において、前記所定の
転送データ幅に整列された符号列が所定の伝送時
間に満たない場合、フイルビツトを付加した後、
伝送することを特徴とする符号・復号化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58021323A JPS59146266A (ja) | 1983-02-09 | 1983-02-09 | 符号・復号化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58021323A JPS59146266A (ja) | 1983-02-09 | 1983-02-09 | 符号・復号化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59146266A JPS59146266A (ja) | 1984-08-22 |
| JPH0554303B2 true JPH0554303B2 (ja) | 1993-08-12 |
Family
ID=12051938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58021323A Granted JPS59146266A (ja) | 1983-02-09 | 1983-02-09 | 符号・復号化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59146266A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59208981A (ja) * | 1983-05-12 | 1984-11-27 | Nec Corp | フアクシミリ復号化装置 |
| JPS62266922A (ja) * | 1986-05-15 | 1987-11-19 | Nec Corp | イメ−ジ情報復号化装置 |
| JPS63149918A (ja) * | 1986-12-12 | 1988-06-22 | Sanyo Electric Co Ltd | 画像デ−タ処理回路 |
| JPS63157524A (ja) * | 1986-12-20 | 1988-06-30 | Fujitsu Ltd | デ−タ復号化処理方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5671661A (en) * | 1979-11-09 | 1981-06-15 | Aisin Seiki Co Ltd | Brake booster for automobile |
-
1983
- 1983-02-09 JP JP58021323A patent/JPS59146266A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5671661A (en) * | 1979-11-09 | 1981-06-15 | Aisin Seiki Co Ltd | Brake booster for automobile |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59146266A (ja) | 1984-08-22 |
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