JP2672497B2 - データ処理装置 - Google Patents
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はデータ処理装置に関するものである。
［従来の技術］
従来から、データを演算処理（例えばOR,EXOR,AND）
することにより、透かし合成等の処理を行うものがあっ
た。 ［発明の解決しようとする課題］ しかしながら、従来のデータ処理装置では、データ転
送と論理演算とは独立に行われるものであり、それぞれ
の処理が時系列的に行われるので処理速度の上で問題が
あった。 ［課題を解決するための手段］ 本発明は上述の課題を解決するために成されたもので
あり、データが記憶されたメモリ上の第１のアドレスを
記憶する第１の記憶手段と、前記メモリ上のアドレスで
あって、前記第１のアドレスとは異なる第２のアドレス
を記憶する第２の記憶手段と、前記メモリ上のデータ間
で行う論理演算の種類を示すデータを記憶する第３の記
憶手段と、前記第１のアドレスに応じたデータと前記第
２のアドレスに応じたデータとに対し、前記論理演算の
種類を示すデータに応じて、複数のデータよりなるワー
ド単位に論理演算を行う処理手段とを有するデータ処理
装置であって、前記データ処理装置のメインコントロー
ル部は、前記第１のアドレスおよび第２のアドレスを、
前記データ処理装置のメインコントロール部以外のコン
トロール部に設定し、前記コントロール部は、設定され
た前記第１のアドレス、第２のアドレスのそれぞれに応
じて、前記メモリからデータを前記複数のデータよりな
るワード単位で読み出し、前記処理手段は、読み出され
たそれぞれのデータ間で前記複数のデータよりなるワー
ド単位に論理演算し、演算後のデータを前記メモリ上の
所定領域に転送することを特徴とする。 ［実施例］ 各行がＰ列あるメモリ上の領域から領域へのデータ転
送装置について第１図に概念図を示す。メモリ空間内の
任意なポイントＳからの矩形領域Ａを任意なポイントＤ
からの矩形領域Ｂへダイレクトメモリアクセス方式によ
り転送する装置を第２図〜第５図にて詳しく説明する。 第２図はデータ転送回路の構成図である。第１図のＡ
の領域のアドレス管理を行う転送元アドレス制御部21,B
の領域のアドレス管理を行う転送先アドレス制御部22,
データの位置合せを行うデータ制御部23の各部よりな
り、全体の制御を行うコントロール部24が有る。次に各
部の詳細なブロツク図を第３図〜第５図に示す。 第３図はデータ制御部23のブロツク図である。第１図
のＡ領域をＢ領域に移動する場合にアドレスＳ点のビツ
ト位置と、転送先Ｄ点のビツト位置の差分をシフト回路
により補正する。この場合に、メモリは一般的にビツト
単位のアクセスではなく、バイト又はワード等の個定長
ビツト単位のアクセスである。この場合にＳ点のビツト
位置はワード中の上位より３ビツト目又はＤ点のビツト
位置はワード中の上位から６ビツト目であつたとする
と、Ｓ点のデータを下位方向に３ビツトシフトする事に
よりＳ点のデータとＤのデータのビツト位置関係を合せ
る事が可能である。第３図で上記の動作は、Ｓ点を含む
ワードデータを転送元データレジスト31へ入力し、Ｓ点
とＤ点とのビツト位置差分をシフトレジスタ32へ入力
し、シフト回路33により転送元データをシフトし、ビツ
ト位置合せを行う。次にＡ領域のデータをＢ領域へ移動
する場合に単純に移動するだけではなく、Ａ領域とＢ領
域のデータ移動間にAND,OR,EXOR等の論理演算を行う機
能がある。Ｄ点を含むワードデータをデータインレジス
タ34へ入力し、先度シフトしたデータとの論理演算を論
理演算部35で行う。機能選択（AND,OR等）の指定を制御
レジスタ36へ入力する。次に論理演算したデータをＤ点
の位置へライトするわけであるが、Ｄ点のビツト位置は
上位より６ビツト目であるから、上位より５ビツト間は
変更してはならない。そこで従来のデータがデータイン
レジスタ34へ入力されている。そこで論理演算したデー
タか従来のデータかの選択をマスク部37で行う。その指
定をビツト単位のマスクレジスタ38へ入力する。マスク
部37よりのデータはデータアウトレジスタ39を通して転
送先に送られる。以上の処理を行う事により、Ｓ点から
のＡ領域データをＤ点からのＢ領域へ論理演算をしなが
ら移動する事が出来る。 次に、アドレス管理を行う転送元アドレス部21と転送
先アドレス部22は、第４図に示す41〜45が同一の内容で
あるので転送元アドレス部21のみを説明する。尚、以後
転送先アドレス部22の構成部分を41′〜45′で示す。
又、第４図の46〜49は共通である。データバスよりＳ点
を含むワードアドレスを選択器41を経由してアドレスレ
ジスタ42へ入力し、第１図に示した行情報であるＰを行
レジスタ43へ入力し、行方向の長さｘを行レングスレジ
スタ46へ、列方向の長さｙを列レングスレジスタ48へ入
力する。次にアドレスレジスタ42の内容をアドレスカウ
ンタ44へ入力し、行レングスレジスタ46の内容ｘを行レ
ングスカウンタ47へ、列レングスレジスタ48の内容ｙを
列レングスカウンタ49へ入力する。ここで、アドレスカ
ウンタ44の内容をアドレスとしてメモリのリードが行わ
れる。１ワード処理後、アドレスカウンタ44はカウント
アツプを行い第１図のＳ点を含むアドレスから行方向に
１だけアドレスを進める。同時に、行レングスカウンタ
47の内容をカウントダウンする。前記動作を繰り返し
て、行レングスカウンタ47の内容が０になると１行の処
理が終了する。 行方向の所定のｘワードの転送が終ると、アドレスレ
ジスタ42の内容と行レジスタ43の内容とを加算器45で加
算し選択器41で加算器45の出力を選択してアドレスレジ
スタ42に入力する。こうしてＡ領域のＳ点の次の行の先
頭アドレスがアドレスレジスタ42にセツトされる。同時
に、列レングスカウンタ49をカウントダウンする。次
に、アドレスレジスタ42の内容をアドレスカウンタ44
へ、行レングスレジスタ46の内容ｘを行レングスカウン
タ47へ入力し、２番目の行の転送を行う。同様の処理を
繰り返し、列レングスカウンタ49が０になると全体の転
送の終了である。 コントロール部24は、CPU25と、制御プログラムを格
納しているROM26と、補助メモリとして使用されるRAM27
を備える。 第５図（ａ）〜（ｃ）にコントロール部の制御フロー
チヤートを示す。まずステツプS10〜50で初期値がセツ
トされる。初期値は、転送元アドレスレジスタ42,転送
元ピツチレジスタ43,転送先アドレスレジスタ42′，転
送先ビツチレジスタ43′，行レングスレジスタ46,列レ
ングスレジスタ48,シフトレジスタ32,制御レジスタ36,
マスクレジスタ38にセツトされる。これらの初期値は、
第12図（ａ）に示すようなロケーシヨンのテーブルでダ
イレクトメモリアクセス方式の実行前に所定のメモリに
記憶されている。 ステツプS60で列レングスレジスタ48の内容が列カウ
ントレジスタ49に移され、ステツプS61,62で転送元アド
レスレジスタ42,転送先アドレスレジスタ42′，行レン
グスレジスタ46の内容が、それぞれ転送元アドレスカウ
ンタ44,転送先アドレスカウンタ44′，行レングスカウ
ンタ47に移される。ステツプS63で転送元アドレスカウ
ンタ44をアドレスとして１ワードのデータが転送元デー
タレジスタ31に読込まれ、ステツプS64で転送元データ
レジスタ31の内容はシフトレジスタ32の指定量だけシフ
トされる。 一方、ステツプS65で転送先アドレスカウンタ44′を
アドレスとしてデータインレジスタ34へ１ワードのデー
タが読込まれ、ステツプS66で制御レジスタ36の指定に
基づいて、ステツプS64でシフトされたデータとデータ
インレジスタ34のデタとが論理計算される。 ステツプS67,S68では、処理中のワードが転送領域の
行の先頭のワードか又は転送領域の最終のワードか又は
転送領域の中間のワードかによつて、ステップS69,70、
71でデータアウトレジスタ39へのデータが論理演算結果
かデータインレジスタの内容かをマスクレジスタ38の内
容に基づいて選択する。 例えば先の例のように、転送元のＳ点のビット位置が
ワード中の上位より３ビツト目、転送先のＤ点のビット
位置がワード中の上位より６ビツト目の場合は、転送領
域の先の先頭のワードのライトに際して、先に説明した
如く、Ｄ点は上位より６ビツト目であるので上位より５
ビツト間は変更してはならない。従つて、マスク部37で
は、ワードの上位５ビツトはデータインレジスタ34から
の入力をデータアウトレジスタ39に出力し、ワードの６
ビツト目以降は論理演算部35からの論理演算結果をデー
タアウトレジスタ39に出力する（S70）。一方、転送領
域の行の最終のワードのライトに際して、転送領域の行
方向はワード単位でｘワードなので、ワードの６ビット
目以降は変更してはならない。従って、マスク部37で
は、ワードの上位５ビツトは論理演算部35からの論理演
算結果をデータアウトレジスタ39に出力し、ワードの６
ビツト目以降はデータインレジスタ34からの入力をデー
タアウトレジスタ36に出力する（S71）。又、その中間
のワードでは、マスク部37は全てのビツトにおいて論理
演算部35からの論理演算結果をデータアウトレジスタ39
に出力する（S69）。ステツプS72でデータアウトレジス
タ39の内容が転送先アドレスカウンタ44′をアドレスと
して書込まれる。書き込が終るとステツプS73で転送元
アドレスカウンタ44と転送先アドレスカウンタ44′とが
カウントアツプされ、ステツプS74で行レングスカウン
タ47がカウントダウンされる。ステツプS75では行レン
グスカウンタ47が０になつたかがチエツクされ、行レン
グスカウンタ47が０でない場合はステツプS61に戻つ
て、行レングスカウンタ47が０になるまでステツプS61
〜75が繰り返される。 行レングスカウンタ47が０になると、ステツプS75か
らステツップS76に流れて列レングスカウンタ49をカウ
ントダウンして、ステツプS77で列レングスカウンタ49
が０かがチエツクされる。列レングスカウンタ49が０で
なければステツプS78,79に流れて転送元アドレスレジス
タ42に転送元ピツチレジスタ43の内容を加え、転送先ア
ドレスレジスタ42′に転送先ピツチレジスタ43′の内容
を加えてステツプS61に戻り、列レングスカウンタ49が
０になるまでステツプS61〜77を繰り返し、列レングス
カウンタ49が０になるとダイレクトメモリアクセス方式
転送を終了する。 前記転送装置は同一メモリ空間内のデータ転送に使用
していたものであるが対i/oとのデータ転送に対しても
この機能を使用する事が考えられる。そのためには、次
の各機能が要求される。 まず第１に、i/oの処理スピードに合せる事が必要で
あり、前記メモリ間のダイレクトメモリアクセス方式と
同様にi/oからのリクエストによるスタート／ストツプ
が可能となる必要がある。第６図（ａ），（ｂ）にその
一実施例を示す。前記メモリ間の転送はスタートビツト
を“1"にする事により転送がスタートする。そこで選択
器61の切り換え信号200を作り、切り換え信号200が“1"
のときは、コマンドレジスタ62からのストロボ信号201
がそのままスタート信号202になり、メモリからメモリ
への転送が行われ、一方、切り換え信号200が“0"のと
きは、アンド回路63によりi/oからのREQ信号203が来た
ときのコマンドレジスタ62からのストロボ信号201がス
タート信号202となる。１ワードの転送が終る度に処理
は一時中断し、i/oからの処理スピードに応じたREQ信号
203により転送が行われるので、処理スピードの差のた
めの特別の回路の必要がない。切り換え信号200の一例
を第６図（ａ）に示す。ここではメモリ上の領域でない
場合は、転送元アドレスレジスタ42あるいは転送先アド
レスレジスタ42′の最上位ビツトをオンすることで本例
で使用する切り換え信号200を作つている。本実施例で
は説明を省いているが転送元がi/oである場合の切り換
え信号300も同様に作られる。 第２に、データ用のアドレス空間をもたずにダイレク
トメモリアクセス方式のコントロールからのACK信号に
よつて動作するi/oに対しては、ACK信号を送信する必要
がある。第７図（ａ）はACK信号送信の概念図で第２図
のコントロール部24が、ACK信号204が送信可能なコント
ロール部74に変つている。第７図（ｂ）にACK信号204の
回路例を示す。回路は、３つのアンド回路71,72,73とイ
ンバータ回路74で達成できる。前記切り換え信号200が
“1"のときはアドレスエネーブル信号205とアドレスス
トロボ信号206によりメモリからメモリへの転送が行な
われる。一方、切り換え信号200が“0"のときはアドレ
スストロボ信号206がi/oへのACK信号204となる。 第３に、i/oへのデータ転送を行なう場合、一般的にi
/oのアドレスは固定アドレス、ほとんどの場合１アドレ
ス空間であり、アドレスをカウントアツプしてはならな
い。第８図にアドレス制御の回路例を示す。回路は、第
４図のアドレスカウント部に、２つのアンド回路81,82
を加えたものである。切り換え信号200が“1"のときは
メモリ間の転送でありアドレスはカウントされる。切り
換え信号200が“0"のときはアドレスカウンタ44及びア
ドレスレジスタ42の内容は変更されずにi/oのアドレス
空間を示したままである。 第４に、転送終了信号はメモリからメモリへの転送で
は、上位の制御への割込み信号等により伝達されるが、
対i/oとの転送による転送終了信号は、i/oへ伝達しなけ
ればならない。第９図に転送終了信号の回路例を示す。
回路は、第４図のレングスカウンタ部に、アンド回路を
加えたものである。転送終了信号207としては、列レン
グスカウンタ49からの列終了信号208と行レングスカウ
ンタ47からの行終了信号209とが同時に発生するワード
が最終ワードとなり転送終了信号207を出力し、i/oへ伝
達する。従来のi/oへの転送では、i/oへの転送終了信号
がなく、MPU等への割込み信号によりMPUが終了を認知し
て、MPUからi/oへ処理の終了を伝達していた。本例で
は、MPUへの割込み信号よりも早くi/oへ最終ワード処理
である事を伝達し、終了処理の時間短縮となる。 以上のように各問題が解決されると、i/oを含んだデ
ータの転送は第12図（ａ）に示したテーブルの内容を、
第12図（ｂ）〜（ｄ）のように変更すれば達成できる。 以上では、転送先がメモリとi/ ｏの場合を説明した
が、次に転送先がデータ変換回路である場合を説明す
る。第10図に示す様に、本例ではデータ変換回路はデー
タ圧縮／伸長回路101である。ROP部103で、メモリ102上
あるいはCRT表示上の任意の矩形領域を切り出し、直接
データ圧縮／伸長回路101へデータを転送することによ
り、任意の矩形領域のデータを圧縮してMODEM経由でFAX
として使用したり、光デイスク等へのデータのフアイル
をしたりする。ここで、データ圧縮／伸長回路101への
データ転送装置は前述したi/oへのデータ転送装置と同
様に考えられる。例えば第11図に示すCRT表示111上の任
意の矩形枠112を指定して、本例では人間のみの切り出
しをして、FAXあるいは光デイスクへのフアイル等が従
来の様に切り出しのステツプと圧縮のステツプの２つの
ステツプが１つになり、処理時間の短縮とメモリ使用量
の軽減が達成できる。又、圧縮されて回路等で送られた
データを伸長して復元する場合にもデータの受信のステ
ツプと伸長のステツプを１つのステツプにすることが出
来る。データ変換回路へのデータの転送は第12図（ａ）
に示したテーブルの内容を、第12図（ｅ），（ｆ）のよ
うに変更すれば達成できる。 尚、本例ではデータ圧縮／伸長回路について延たが他
のデータ変換回路についても同様である。 以上述べてきた結果として、第13図（ａ），（ｂ），
（ｃ）に示す、従来のデータ転送の手順であるステツプ
S131−132、ステツプS133−134、ステツプS135〜137
は、それぞれ第14図（ａ），（ｂ），（ｃ）に示すよう
に、本実施例によるデータ転送の手順であるステツプS1
41、ステツプS142、ステツプS143−144に短縮される。 ［発明の効果］ 本発明によれば、同一メモリ上のデータを複数のデー
タよりなるワード単位に演算し、演算後のデータを転送
する際に、データ処理装置のメインコントロール部以外
のコントロール部の制御の下で処理を行うので、メイン
コントロール部を他の処理に用いることが可能となる。 更に、メモリ上のデータを転送するに際し、転送する
データ同士の複数のデータよりなるワード単位の論理演
算をデータ転送中に行うことが可能となり、データ転送
・論理演算の処理を行う際の処理速度の高速化が可能に
なるという効果を奏する。
することにより、透かし合成等の処理を行うものがあっ
た。 ［発明の解決しようとする課題］ しかしながら、従来のデータ処理装置では、データ転
送と論理演算とは独立に行われるものであり、それぞれ
の処理が時系列的に行われるので処理速度の上で問題が
あった。 ［課題を解決するための手段］ 本発明は上述の課題を解決するために成されたもので
あり、データが記憶されたメモリ上の第１のアドレスを
記憶する第１の記憶手段と、前記メモリ上のアドレスで
あって、前記第１のアドレスとは異なる第２のアドレス
を記憶する第２の記憶手段と、前記メモリ上のデータ間
で行う論理演算の種類を示すデータを記憶する第３の記
憶手段と、前記第１のアドレスに応じたデータと前記第
２のアドレスに応じたデータとに対し、前記論理演算の
種類を示すデータに応じて、複数のデータよりなるワー
ド単位に論理演算を行う処理手段とを有するデータ処理
装置であって、前記データ処理装置のメインコントロー
ル部は、前記第１のアドレスおよび第２のアドレスを、
前記データ処理装置のメインコントロール部以外のコン
トロール部に設定し、前記コントロール部は、設定され
た前記第１のアドレス、第２のアドレスのそれぞれに応
じて、前記メモリからデータを前記複数のデータよりな
るワード単位で読み出し、前記処理手段は、読み出され
たそれぞれのデータ間で前記複数のデータよりなるワー
ド単位に論理演算し、演算後のデータを前記メモリ上の
所定領域に転送することを特徴とする。 ［実施例］ 各行がＰ列あるメモリ上の領域から領域へのデータ転
送装置について第１図に概念図を示す。メモリ空間内の
任意なポイントＳからの矩形領域Ａを任意なポイントＤ
からの矩形領域Ｂへダイレクトメモリアクセス方式によ
り転送する装置を第２図〜第５図にて詳しく説明する。 第２図はデータ転送回路の構成図である。第１図のＡ
の領域のアドレス管理を行う転送元アドレス制御部21,B
の領域のアドレス管理を行う転送先アドレス制御部22,
データの位置合せを行うデータ制御部23の各部よりな
り、全体の制御を行うコントロール部24が有る。次に各
部の詳細なブロツク図を第３図〜第５図に示す。 第３図はデータ制御部23のブロツク図である。第１図
のＡ領域をＢ領域に移動する場合にアドレスＳ点のビツ
ト位置と、転送先Ｄ点のビツト位置の差分をシフト回路
により補正する。この場合に、メモリは一般的にビツト
単位のアクセスではなく、バイト又はワード等の個定長
ビツト単位のアクセスである。この場合にＳ点のビツト
位置はワード中の上位より３ビツト目又はＤ点のビツト
位置はワード中の上位から６ビツト目であつたとする
と、Ｓ点のデータを下位方向に３ビツトシフトする事に
よりＳ点のデータとＤのデータのビツト位置関係を合せ
る事が可能である。第３図で上記の動作は、Ｓ点を含む
ワードデータを転送元データレジスト31へ入力し、Ｓ点
とＤ点とのビツト位置差分をシフトレジスタ32へ入力
し、シフト回路33により転送元データをシフトし、ビツ
ト位置合せを行う。次にＡ領域のデータをＢ領域へ移動
する場合に単純に移動するだけではなく、Ａ領域とＢ領
域のデータ移動間にAND,OR,EXOR等の論理演算を行う機
能がある。Ｄ点を含むワードデータをデータインレジス
タ34へ入力し、先度シフトしたデータとの論理演算を論
理演算部35で行う。機能選択（AND,OR等）の指定を制御
レジスタ36へ入力する。次に論理演算したデータをＤ点
の位置へライトするわけであるが、Ｄ点のビツト位置は
上位より６ビツト目であるから、上位より５ビツト間は
変更してはならない。そこで従来のデータがデータイン
レジスタ34へ入力されている。そこで論理演算したデー
タか従来のデータかの選択をマスク部37で行う。その指
定をビツト単位のマスクレジスタ38へ入力する。マスク
部37よりのデータはデータアウトレジスタ39を通して転
送先に送られる。以上の処理を行う事により、Ｓ点から
のＡ領域データをＤ点からのＢ領域へ論理演算をしなが
ら移動する事が出来る。 次に、アドレス管理を行う転送元アドレス部21と転送
先アドレス部22は、第４図に示す41〜45が同一の内容で
あるので転送元アドレス部21のみを説明する。尚、以後
転送先アドレス部22の構成部分を41′〜45′で示す。
又、第４図の46〜49は共通である。データバスよりＳ点
を含むワードアドレスを選択器41を経由してアドレスレ
ジスタ42へ入力し、第１図に示した行情報であるＰを行
レジスタ43へ入力し、行方向の長さｘを行レングスレジ
スタ46へ、列方向の長さｙを列レングスレジスタ48へ入
力する。次にアドレスレジスタ42の内容をアドレスカウ
ンタ44へ入力し、行レングスレジスタ46の内容ｘを行レ
ングスカウンタ47へ、列レングスレジスタ48の内容ｙを
列レングスカウンタ49へ入力する。ここで、アドレスカ
ウンタ44の内容をアドレスとしてメモリのリードが行わ
れる。１ワード処理後、アドレスカウンタ44はカウント
アツプを行い第１図のＳ点を含むアドレスから行方向に
１だけアドレスを進める。同時に、行レングスカウンタ
47の内容をカウントダウンする。前記動作を繰り返し
て、行レングスカウンタ47の内容が０になると１行の処
理が終了する。 行方向の所定のｘワードの転送が終ると、アドレスレ
ジスタ42の内容と行レジスタ43の内容とを加算器45で加
算し選択器41で加算器45の出力を選択してアドレスレジ
スタ42に入力する。こうしてＡ領域のＳ点の次の行の先
頭アドレスがアドレスレジスタ42にセツトされる。同時
に、列レングスカウンタ49をカウントダウンする。次
に、アドレスレジスタ42の内容をアドレスカウンタ44
へ、行レングスレジスタ46の内容ｘを行レングスカウン
タ47へ入力し、２番目の行の転送を行う。同様の処理を
繰り返し、列レングスカウンタ49が０になると全体の転
送の終了である。 コントロール部24は、CPU25と、制御プログラムを格
納しているROM26と、補助メモリとして使用されるRAM27
を備える。 第５図（ａ）〜（ｃ）にコントロール部の制御フロー
チヤートを示す。まずステツプS10〜50で初期値がセツ
トされる。初期値は、転送元アドレスレジスタ42,転送
元ピツチレジスタ43,転送先アドレスレジスタ42′，転
送先ビツチレジスタ43′，行レングスレジスタ46,列レ
ングスレジスタ48,シフトレジスタ32,制御レジスタ36,
マスクレジスタ38にセツトされる。これらの初期値は、
第12図（ａ）に示すようなロケーシヨンのテーブルでダ
イレクトメモリアクセス方式の実行前に所定のメモリに
記憶されている。 ステツプS60で列レングスレジスタ48の内容が列カウ
ントレジスタ49に移され、ステツプS61,62で転送元アド
レスレジスタ42,転送先アドレスレジスタ42′，行レン
グスレジスタ46の内容が、それぞれ転送元アドレスカウ
ンタ44,転送先アドレスカウンタ44′，行レングスカウ
ンタ47に移される。ステツプS63で転送元アドレスカウ
ンタ44をアドレスとして１ワードのデータが転送元デー
タレジスタ31に読込まれ、ステツプS64で転送元データ
レジスタ31の内容はシフトレジスタ32の指定量だけシフ
トされる。 一方、ステツプS65で転送先アドレスカウンタ44′を
アドレスとしてデータインレジスタ34へ１ワードのデー
タが読込まれ、ステツプS66で制御レジスタ36の指定に
基づいて、ステツプS64でシフトされたデータとデータ
インレジスタ34のデタとが論理計算される。 ステツプS67,S68では、処理中のワードが転送領域の
行の先頭のワードか又は転送領域の最終のワードか又は
転送領域の中間のワードかによつて、ステップS69,70、
71でデータアウトレジスタ39へのデータが論理演算結果
かデータインレジスタの内容かをマスクレジスタ38の内
容に基づいて選択する。 例えば先の例のように、転送元のＳ点のビット位置が
ワード中の上位より３ビツト目、転送先のＤ点のビット
位置がワード中の上位より６ビツト目の場合は、転送領
域の先の先頭のワードのライトに際して、先に説明した
如く、Ｄ点は上位より６ビツト目であるので上位より５
ビツト間は変更してはならない。従つて、マスク部37で
は、ワードの上位５ビツトはデータインレジスタ34から
の入力をデータアウトレジスタ39に出力し、ワードの６
ビツト目以降は論理演算部35からの論理演算結果をデー
タアウトレジスタ39に出力する（S70）。一方、転送領
域の行の最終のワードのライトに際して、転送領域の行
方向はワード単位でｘワードなので、ワードの６ビット
目以降は変更してはならない。従って、マスク部37で
は、ワードの上位５ビツトは論理演算部35からの論理演
算結果をデータアウトレジスタ39に出力し、ワードの６
ビツト目以降はデータインレジスタ34からの入力をデー
タアウトレジスタ36に出力する（S71）。又、その中間
のワードでは、マスク部37は全てのビツトにおいて論理
演算部35からの論理演算結果をデータアウトレジスタ39
に出力する（S69）。ステツプS72でデータアウトレジス
タ39の内容が転送先アドレスカウンタ44′をアドレスと
して書込まれる。書き込が終るとステツプS73で転送元
アドレスカウンタ44と転送先アドレスカウンタ44′とが
カウントアツプされ、ステツプS74で行レングスカウン
タ47がカウントダウンされる。ステツプS75では行レン
グスカウンタ47が０になつたかがチエツクされ、行レン
グスカウンタ47が０でない場合はステツプS61に戻つ
て、行レングスカウンタ47が０になるまでステツプS61
〜75が繰り返される。 行レングスカウンタ47が０になると、ステツプS75か
らステツップS76に流れて列レングスカウンタ49をカウ
ントダウンして、ステツプS77で列レングスカウンタ49
が０かがチエツクされる。列レングスカウンタ49が０で
なければステツプS78,79に流れて転送元アドレスレジス
タ42に転送元ピツチレジスタ43の内容を加え、転送先ア
ドレスレジスタ42′に転送先ピツチレジスタ43′の内容
を加えてステツプS61に戻り、列レングスカウンタ49が
０になるまでステツプS61〜77を繰り返し、列レングス
カウンタ49が０になるとダイレクトメモリアクセス方式
転送を終了する。 前記転送装置は同一メモリ空間内のデータ転送に使用
していたものであるが対i/oとのデータ転送に対しても
この機能を使用する事が考えられる。そのためには、次
の各機能が要求される。 まず第１に、i/oの処理スピードに合せる事が必要で
あり、前記メモリ間のダイレクトメモリアクセス方式と
同様にi/oからのリクエストによるスタート／ストツプ
が可能となる必要がある。第６図（ａ），（ｂ）にその
一実施例を示す。前記メモリ間の転送はスタートビツト
を“1"にする事により転送がスタートする。そこで選択
器61の切り換え信号200を作り、切り換え信号200が“1"
のときは、コマンドレジスタ62からのストロボ信号201
がそのままスタート信号202になり、メモリからメモリ
への転送が行われ、一方、切り換え信号200が“0"のと
きは、アンド回路63によりi/oからのREQ信号203が来た
ときのコマンドレジスタ62からのストロボ信号201がス
タート信号202となる。１ワードの転送が終る度に処理
は一時中断し、i/oからの処理スピードに応じたREQ信号
203により転送が行われるので、処理スピードの差のた
めの特別の回路の必要がない。切り換え信号200の一例
を第６図（ａ）に示す。ここではメモリ上の領域でない
場合は、転送元アドレスレジスタ42あるいは転送先アド
レスレジスタ42′の最上位ビツトをオンすることで本例
で使用する切り換え信号200を作つている。本実施例で
は説明を省いているが転送元がi/oである場合の切り換
え信号300も同様に作られる。 第２に、データ用のアドレス空間をもたずにダイレク
トメモリアクセス方式のコントロールからのACK信号に
よつて動作するi/oに対しては、ACK信号を送信する必要
がある。第７図（ａ）はACK信号送信の概念図で第２図
のコントロール部24が、ACK信号204が送信可能なコント
ロール部74に変つている。第７図（ｂ）にACK信号204の
回路例を示す。回路は、３つのアンド回路71,72,73とイ
ンバータ回路74で達成できる。前記切り換え信号200が
“1"のときはアドレスエネーブル信号205とアドレスス
トロボ信号206によりメモリからメモリへの転送が行な
われる。一方、切り換え信号200が“0"のときはアドレ
スストロボ信号206がi/oへのACK信号204となる。 第３に、i/oへのデータ転送を行なう場合、一般的にi
/oのアドレスは固定アドレス、ほとんどの場合１アドレ
ス空間であり、アドレスをカウントアツプしてはならな
い。第８図にアドレス制御の回路例を示す。回路は、第
４図のアドレスカウント部に、２つのアンド回路81,82
を加えたものである。切り換え信号200が“1"のときは
メモリ間の転送でありアドレスはカウントされる。切り
換え信号200が“0"のときはアドレスカウンタ44及びア
ドレスレジスタ42の内容は変更されずにi/oのアドレス
空間を示したままである。 第４に、転送終了信号はメモリからメモリへの転送で
は、上位の制御への割込み信号等により伝達されるが、
対i/oとの転送による転送終了信号は、i/oへ伝達しなけ
ればならない。第９図に転送終了信号の回路例を示す。
回路は、第４図のレングスカウンタ部に、アンド回路を
加えたものである。転送終了信号207としては、列レン
グスカウンタ49からの列終了信号208と行レングスカウ
ンタ47からの行終了信号209とが同時に発生するワード
が最終ワードとなり転送終了信号207を出力し、i/oへ伝
達する。従来のi/oへの転送では、i/oへの転送終了信号
がなく、MPU等への割込み信号によりMPUが終了を認知し
て、MPUからi/oへ処理の終了を伝達していた。本例で
は、MPUへの割込み信号よりも早くi/oへ最終ワード処理
である事を伝達し、終了処理の時間短縮となる。 以上のように各問題が解決されると、i/oを含んだデ
ータの転送は第12図（ａ）に示したテーブルの内容を、
第12図（ｂ）〜（ｄ）のように変更すれば達成できる。 以上では、転送先がメモリとi/ ｏの場合を説明した
が、次に転送先がデータ変換回路である場合を説明す
る。第10図に示す様に、本例ではデータ変換回路はデー
タ圧縮／伸長回路101である。ROP部103で、メモリ102上
あるいはCRT表示上の任意の矩形領域を切り出し、直接
データ圧縮／伸長回路101へデータを転送することによ
り、任意の矩形領域のデータを圧縮してMODEM経由でFAX
として使用したり、光デイスク等へのデータのフアイル
をしたりする。ここで、データ圧縮／伸長回路101への
データ転送装置は前述したi/oへのデータ転送装置と同
様に考えられる。例えば第11図に示すCRT表示111上の任
意の矩形枠112を指定して、本例では人間のみの切り出
しをして、FAXあるいは光デイスクへのフアイル等が従
来の様に切り出しのステツプと圧縮のステツプの２つの
ステツプが１つになり、処理時間の短縮とメモリ使用量
の軽減が達成できる。又、圧縮されて回路等で送られた
データを伸長して復元する場合にもデータの受信のステ
ツプと伸長のステツプを１つのステツプにすることが出
来る。データ変換回路へのデータの転送は第12図（ａ）
に示したテーブルの内容を、第12図（ｅ），（ｆ）のよ
うに変更すれば達成できる。 尚、本例ではデータ圧縮／伸長回路について延たが他
のデータ変換回路についても同様である。 以上述べてきた結果として、第13図（ａ），（ｂ），
（ｃ）に示す、従来のデータ転送の手順であるステツプ
S131−132、ステツプS133−134、ステツプS135〜137
は、それぞれ第14図（ａ），（ｂ），（ｃ）に示すよう
に、本実施例によるデータ転送の手順であるステツプS1
41、ステツプS142、ステツプS143−144に短縮される。 ［発明の効果］ 本発明によれば、同一メモリ上のデータを複数のデー
タよりなるワード単位に演算し、演算後のデータを転送
する際に、データ処理装置のメインコントロール部以外
のコントロール部の制御の下で処理を行うので、メイン
コントロール部を他の処理に用いることが可能となる。 更に、メモリ上のデータを転送するに際し、転送する
データ同士の複数のデータよりなるワード単位の論理演
算をデータ転送中に行うことが可能となり、データ転送
・論理演算の処理を行う際の処理速度の高速化が可能に
なるという効果を奏する。
【図面の簡単な説明】
第１図〜第４図はメモリ間転送の説明図、
第５図（ａ）〜（ｃ）はメモリ間転送のフローチヤー
ト、 第６図（ａ）は切り換え信号の回路例図、 第６図（ｂ）はスタート／ストツプの回路例図、 第７図（ａ），（ｂ）はACK信号の回路例図、 第８図はアドレス制御の回路例図、 第９図は転送終了信号の回路例図、 第10図はデータ変換回路を含むブロツク図、 第11図はデータ変換回路への転送概念図、 第12図（ａ）〜（ｆ）はデータ転送に使用するテーブル
図、 第13図（ａ）〜（ｃ）はデータ転送の手順を示すフロー
チヤート、 第14図（ａ）〜（ｃ）は本実施例によるデータ転送の手
順を示すフローチヤートである。 図中、21……転送元アドレス制御部、22……転送先アド
レス制御部、23……データ制御部、24……コントロール
部、31……転送元データレジスタ、32……シフトレジス
タ、33……シフト回路、34……データインレジスタ、35
……論理演算部、36……制御レジスタ、37……マスク
部、38……マスクレジスタ、39……データアウトレジス
タ、41……選択器、42……アドレスレジスタ、43……行
レジスタ、44……アドレスカウンタ、45……加算器、46
……行レングスレジスタ、47……行レングスカウンタ、
48……列レングスレジスタ、49……列レングスカウン
タ、25……CPU、26……ROM、27……RAM、61……選択
器、62……コマンドレジスタ、71,72,73,81,82,91……
アンド回路、64,65,74……インバータ回路、200……切
り換え信号、101……データ圧縮／伸長回路、103……RO
P部、102……メモリである。
ト、 第６図（ａ）は切り換え信号の回路例図、 第６図（ｂ）はスタート／ストツプの回路例図、 第７図（ａ），（ｂ）はACK信号の回路例図、 第８図はアドレス制御の回路例図、 第９図は転送終了信号の回路例図、 第10図はデータ変換回路を含むブロツク図、 第11図はデータ変換回路への転送概念図、 第12図（ａ）〜（ｆ）はデータ転送に使用するテーブル
図、 第13図（ａ）〜（ｃ）はデータ転送の手順を示すフロー
チヤート、 第14図（ａ）〜（ｃ）は本実施例によるデータ転送の手
順を示すフローチヤートである。 図中、21……転送元アドレス制御部、22……転送先アド
レス制御部、23……データ制御部、24……コントロール
部、31……転送元データレジスタ、32……シフトレジス
タ、33……シフト回路、34……データインレジスタ、35
……論理演算部、36……制御レジスタ、37……マスク
部、38……マスクレジスタ、39……データアウトレジス
タ、41……選択器、42……アドレスレジスタ、43……行
レジスタ、44……アドレスカウンタ、45……加算器、46
……行レングスレジスタ、47……行レングスカウンタ、
48……列レングスレジスタ、49……列レングスカウン
タ、25……CPU、26……ROM、27……RAM、61……選択
器、62……コマンドレジスタ、71,72,73,81,82,91……
アンド回路、64,65,74……インバータ回路、200……切
り換え信号、101……データ圧縮／伸長回路、103……RO
P部、102……メモリである。
フロントページの続き
(56)参考文献 特開 昭60−124764（ＪＰ，Ａ)
日経エレクトロニクス 〔343〕
（昭和59年５月21日） 日経マグロウヒ
ル社発行 Ｐ．221−254
日経エレクトロニクス 〔275〕
（昭和56年10月12日） 日経マグロウヒ
ル社発行 Ｐ．186−209
Claims (1)
- (57)【特許請求の範囲】 １．データが記憶されたメモリ上の第１のアドレスを記
憶する第１の記憶手段と、 前記メモリ上のアドレスであって、前記第１のアドレス
とは異なる第２のアドレスを記憶する第２の記憶手段
と、 前記メモリ上のデータ間で行う論理演算の種類を示すデ
ータを記憶する第３の記憶手段と、 前記第１のアドレスに応じたデータと前記第２のアドレ
スに応じたデータとに対し、前記論理演算の種類を示す
データに応じて、複数のデータよりなるワード単位に論
理演算を行う処理手段とを有するデータ処理装置であっ
て、 前記データ処理装置のメインコントロール部は、前記第
１のアドレスおよび第２のアドレスを、前記データ処理
装置のメインコントロール部以外のコントロール部に設
定し、 前記コントロール部は、設定された前記第１のアドレ
ス、第２のアドレスのそれぞれに応じて、前記メモリか
らデータを前記複数のデータよりなるワード単位で読み
出し、前記処理手段は、読み出されたそれぞれのデータ
間で前記複数のデータよりなるワード単位に論理演算
し、演算後のデータを前記メモリ上の所定領域に転送す
ることを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61122086A JP2672497B2 (ja) | 1986-05-29 | 1986-05-29 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61122086A JP2672497B2 (ja) | 1986-05-29 | 1986-05-29 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62279447A JPS62279447A (ja) | 1987-12-04 |
| JP2672497B2 true JP2672497B2 (ja) | 1997-11-05 |
Family
ID=14827304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61122086A Expired - Lifetime JP2672497B2 (ja) | 1986-05-29 | 1986-05-29 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2672497B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60124764A (ja) * | 1983-12-12 | 1985-07-03 | Minolta Camera Co Ltd | ダイレクトメモリアクセス制御装置 |
-
1986
- 1986-05-29 JP JP61122086A patent/JP2672497B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| 日経エレクトロニクス 〔２７５〕 （昭和５６年１０月１２日） 日経マグロウヒル社発行 Ｐ．１８６−２０９ |
| 日経エレクトロニクス 〔３４３〕 （昭和５９年５月２１日） 日経マグロウヒル社発行 Ｐ．２２１−２５４ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62279447A (ja) | 1987-12-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |