JP2001166916A - リングバッファ制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 リングバッファのメモリアドレス指定を単純
化してマイクロプロセッサの処理負担を軽減する。 【解決手段】 リングバッファの処理ブロック１〜ｎ毎
にインデックスＩ＝１〜ｎを設けてインデックスＩ＝１
〜ｎ毎に各ブロックのアドレスＡ１〜Ａｎを設けるとと
もに、インデックスＩ＝ｎの後にインデックスＩ＝ｎ＋
１を設けてインデックスＩ＝ｎ＋１に最初のブロックの
アドレスＡ１と最初のインデックスを示すインデックス
データ「１」を設ける。インデックスカウンタＣをイン
クリメントすることによりインデックスＩを順方向に参
照して個々のアドレスに基づいて各ブロックを順方向に
アクセスし、インデックスＩ＝ｎを参照した後にインデ
ックスＩ＝ｎ＋１を参照してそのアドレスＡ１に基づい
て最初のブロックをアクセスするとともに、そのインデ
ックスデータに基づいてインデックスカウンタを「１」
に戻す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リングバッファの
終端アドレスを判別しないリングバッファ制御方法に関
し、リングバッファで管理されているデータを参照する
場合のバッファのポインタアドレスの操作に関する。

【０００２】

【従来の技術】近年の高密度化されたデータ記録技術や
マイクロプロセッサの高性能化に伴い、高速かつ大量の
デジタルデータを複雑に加工し、伝送するニーズが高ま
っている。また、限られたバッファメモリ容量の中で、
これら大量のデータを取り扱う場合、バッファメモリに
記憶された過去の古いデータを順次新しいデータで置き
換えて使用する必要がある。その場合、図１に示すよう
にバッファメモリの終端とする領域Ａｎまでデータが満
たされると、一度データを記憶したバッファメモリの先
頭領域Ａ１に戻ってデータを格納するようなリングバッ
ファと呼ばれるリング構造のバッファによってデータを
管理するのが一般的である。

【０００３】また、これらの大量データに対し、データ
のエンコード処理など限られた時間の中で高度なデータ
処理を行う必要がある場合には、エンコーダなどの専用
プロセッサを用い、それを外部の汎用マイクロプロセッ
サにより制御するのが一般的である。この汎用のマイク
ロプロセッサがバッファメモリにアクセスする場合、バ
ッファメモリのアドレスＡ１〜Ａｎを指定する必要があ
るが、リングバッファの場合には、アクセスするバッフ
ァメモリのアドレスＡ１〜Ａｎの設定及びリングバッフ
ァの終端アドレスＡｎを判別し、終端Ａｎに達している
場合は先頭Ａ１までアドレスを戻す処理が必要になる。

【０００４】ここで、汎用のマイクロプロセッサ上で、
リングバッファで管理されているデータを参照する従来
のリングバッファ制御方法の一例を説明する。図５は図
１に示すようにリングバッファの各ブロックのアドレス
をＡ１（先頭）〜Ａｎ（終端）として、これらのデータ
を順次ブロック単位で参照する処理プログラムを示す。

【０００５】まず、アクセスするリングバッファのメモ
リアドレスポインタＡｃにリングバッファの先頭アドレ
スＡ１を設定する（ステップＳ１）。次にリングバッフ
ァメモリアドレスポインタ（単にアドレスポインタとも
いう）Ａｃが示す位置からアクセスしてデータを読み出
し（ステップＳ２）、次いでリングバッファメモリアド
レスポインタＡｃに次のブロックアドレスをセットする
（ステップＳ３）。次に、このバッファメモリアドレス
ポインタが終端アドレスＡｎを超えているか判別し（ス
テップＳ４）、超えている場合にはステップＳ５におい
てバッファメモリアドレスを先頭アドレスＡ１に設定
し、次いでステップＳ６に進む。他方、ステップＳ４に
おいて超えていない場合にはそのままステップＳ６に進
む。以下、必要な分だけステップＳ６からステップＳ２
に戻って上記処理を繰り返す。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来例では、専用プロセッサが独自のアドレッシングによ
るリングバッファを持っている場合には、汎用プロセッ
サのリングバッファメモリアドレスポインタＡｃに次の
ブロックアドレスをセットする処理（ステップＳ３）
と、リングバッファメモリアドレスポインタＡｃが終端
アドレスＡｎを超えているか判別する処理（ステップＳ
４）が複雑になるうえ、これらの処理に掛かる時間によ
り、本来のデータ処理の時間が圧迫され、高速なデータ
処理に支障をきたすものとなっていた。

【０００７】また、リングバッファのブロックの大きさ
に変更があった場合や専用プロセッサの変更など、リン
グバッファの物理的なアドレスの指定方法に変更が生じ
た場合、これらの処理は全面的に変更する必要があると
いう問題があった。さらに、リングバッファを逆方向に
参照したい場合などのリングバッファの操作方法に変更
が生じた場合には、上記ステップＳ３〜Ｓ５のすべての
処理を新たに設計し直す必要があるなど、リングバッフ
ァを柔軟に制御することが困難であった。なお、この種
の従来例としては、例えば特開平１１−８５４６０号公
報、特開平７−２８６２３号公報などに示されている。

【０００８】本発明は上記従来例の問題点に鑑み、リン
グバッファのメモリアドレス指定を単純化してマイクロ
プロセッサの処理負担を軽減することができると共に、
専用プロセッサが持つ独自のアドレッシングの指定又は
リングバッファの参照方法の変更にも柔軟に対応できる
リングバッファ制御方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明は上記目的を達成
するために、インデックスカウンタを処理ブロック毎に
インクリメントしてブロックを順方向にアクセスし、ま
た、インデックスデータによりインデックスカウンタを
最後の処理ブロックから最初の処理ブロックに戻すよう
にしたものである。また、インデックスカウンタを処理
ブロック毎にデクリメントしてブロックを逆方向にアク
セスし、また、インデックスデータによりインデックス
カウンタを最初の処理ブロックから最後の処理ブロック
に戻すようにしたものである。

【００１０】すなわち本発明によれば、リングバッファ
の複数の処理ブロックの各々毎に第１のインデックスを
設けて前記第１のインデックス毎に各ブロックのアドレ
スを記憶するとともに、前記複数の第１のインデックス
の最後のインデックスの後に更に１つの第２のインデッ
クスを設けてその第２のインデックスに最初のブロック
のアドレスと前記複数の第１のインデックスの最初のイ
ンデックスを示すインデックスデータを記憶し、インデ
ックスカウンタをインクリメントすることにより前記複
数の第１のインデックスを順方向に参照して各インデッ
クスのアドレスに基づいて各ブロックを順方向にアクセ
スし、前記第１のインデックスの最後のインデックスを
参照した後に前記第２のインデックスを参照してそのア
ドレスに基づいて最初のブロックをアクセスするととも
に、そのインデックスデータにインデックスカウンタを
戻すリングバッファ制御方法が提供される。

【００１１】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１はリングバッファの構造を示
す説明図、図２は本発明に係るリングバッファ制御用配
列データを示す説明図、図３は本発明に係るリングバッ
ファの順方向制御方法の一実施形態を示すフローチャー
ト、図４は本発明に係るリングバッファの逆方向制御方
法の一実施形態を示すフローチャートである。

【００１２】図１は制御対象のリングバッファの構造を
示し、このリングバッファは、ある大きさを持つｎ個の
ブロックから成り、その物理的なアドレスをＡ１〜Ａｎ
で表わす。このリングバッファを制御するために、図２
に示すような配列データ（以下、「リングバッファ制御
用配列」とする）を制御側のプロセッサのＲＡＭ（不図
示）上に構築する。このリングバッファ制御用配列は、
リングバッファ中の１つのブロックに対して２つの要素
Ｄ１、Ｄ２を持つ２次元の配列構造になっており、第１
の要素Ｄ１はリングバッファの物理的な「アドレスポイ
ンタデータＤ１」であり、第２の要素は配列データの
「インデックスデータＤ２」である。

【００１３】リングバッファ制御用配列はリングバッフ
ァのｎ個のブロックに対して、ｎ＋２組のインデックス
Ｉ（＝０，１，２〜ｎ，ｎ＋１）を持ち、各インデック
スＩは要素Ｄ１、Ｄ２を持つ。そして、インデックスＩ
＝１〜ｎにそれぞれ対応させて、リングバッファの開始
点から終了点までの物理アドレスポインタデータＤ１＝
Ａ１〜Ａｎ及びインデックスデータＤ２＝１〜ｎを配置
したリングバッファ制御用配列を構築する。さらに、順
方向を制御するための最後のインデックスＩ＝ｎ＋１に
は、リングバッファの開始点の物理アドレスポインタデ
ータＤ１＝Ａ１及びインデックスデータＤ２＝１をそれ
ぞれ配置する。また、逆方向を制御するための最初のイ
ンデックスＩ＝０に対応する第１、第２の要素Ｄ１、Ｄ
２として、それぞれリングバッファの終了点に対応する
物理アドレスポインタデータＤ１＝Ａｎ及びインデック
スデータＤ２＝ｎを配置する。

【００１４】次に、このリングバッファ制御用配列のデ
ータを用いたリングバッファの順方向の制御方法につい
て図３を参照して説明する。まず、インデックスＩを示
すインデックスカウンタＣの初期値を「１」とする（ス
テップＳ１１）。ここで、図２に示すように、リングバ
ッファ制御用配列のインデックスＩ＝１に対応するリン
グバッファのアドレスポインタデータＤ１は、リングバ
ッファの先頭アドレスＡ１が設定されているので、これ
によりリングバッファの先頭アドレスＡ１を指定するこ
とができる。

【００１５】これによりリングバッファの先頭アドレス
Ａ１にアクセスし（ステップＳ１２）、次いでインデッ
クスＩ＝１のインデックスデータＤ２＝１をインデック
スカウンタＣにセットする（ステップＳ１３）。この場
合、インデックスＩ＝１に対応するインデックスデータ
Ｄ２は１であるためインデックスカウンタＣに変化は無
い。

【００１６】バッファメモリアドレスを次のブロックの
先頭に移動する処理では、インデックスカウンタＣをイ
ンクリメントする（ステップＳ１４）。次いでステップ
Ｓ１５において処理終了でなければステップＳ１２に戻
る。以下、順次インデックスカウンタＣを初期値＝１か
らインクリメントしながら、インデックスカウンタＣが
示すインデックスＩを参照して個々のアドレスに基づい
て各ブロックを順方向にアクセスするとともに、インデ
ックスＩのインデックスデータＤ２をインデックスカウ
ンタＣにセットする。そして、リングバッファの終端Ａ
ｎまでアクセスが終了すると、インデックスＩ＝ｎのイ
ンデックスデータＤ２はｎになっている。したがって、
ここまではインデックスカウンタＣはブロック毎にイン
クリメントする。

【００１７】その後、インデックスカウンタＣをインク
リメントしてＣ＝ｎ＋１にすると、インデックスＩ＝ｎ
＋１に対応するアドレスポインタデータＤ１は、リング
バッファの先頭アドレスＡ１が設定されているのでアド
レスが先頭に戻ることになる。また、インデックスＩ＝
ｎ＋１に対応するインデックスデータＤ２は初期値＝１
が設定され、それをインデックスカウンタＣにセットす
るので、初期状態に戻ることになる。

【００１８】また、リングバッファを逆方向に参照する
場合は図４に示すように、ステップＳ１１’における初
期化処理（Ｃ＝ｎ）と、ステップＳ１４’における「デ
クリメント：Ｃ←Ｃ−１）」処理に変更するだけで対応
が可能となる。すなわち、インデックスカウンタＣをｎ
から順次デクリメントし、Ｃ＝０になった場合には、イ
ンデックスＩ＝０に対応するリングバッファのアドレス
ポインタデータＤ１には、リングバッファの終端アドレ
スＡｎが設定されているので、リングバッファの終端ア
ドレスＡｎにアクセスすることができる。また、インデ
ックスＩ＝０に対応するインデックスデータＤ２はｎに
設定されているので、これをインデックスカウンタＣに
セットするとＣ＝ｎになり、このため引き続きインデッ
クスカウンタＣをｎからデクリメントすることができ
る。

【００１９】以上により、従来必要としていた物理的な
アドレスポインタの移動処理、リングバッファの終端又
は先頭の判断処理及びそれに伴うアドレスポインタを終
端又は先頭に戻す特別な処理が不要になる。また、イン
デックスカウンタＣの初期値は１（順方向制御時）、ｎ
（逆方向制御時）に限定されず、任意の値ｋに設定すれ
ば任意のアドレスＡｋから順方向にも逆方向にもアクセ
スすることができる。

【００２０】

【発明の効果】以上説明したように本発明によれば、リ
ングバッファの終端又は先頭に至った場合でも特別な処
理を必要とせず、インデックスカウンタをインクリメン
トあるいはデクリメントする単純な操作をすることだけ
でリングバッファを制御することが可能になる。また、
専用プロセッサが持つ特有なリングバッファのアドレッ
シングが必要な場合でも、物理的なアドレスポインタを
リングバッファ制御用配列データ上に構築することによ
り複雑なポインタの操作が不要になり、また、リングバ
ッファの逆方向アクセスなどを容易に行うことが可能に
なる。また、従来のポインタ操作に掛かる処理時間を軽
減できる。さらに、専用プロセッサの変更、またはリン
グバッファの容量が変化した場合のプログラムの変更も
リングバッファ制御用配列のデータを変更するだけで対
応することができ、柔軟な制御が可能となる。

【図面の簡単な説明】

【図１】リングバッファの構造を示す説明図である。

【図２】本発明に係るリングバッファ制御用配列データ
を示す説明図である。

【図３】本発明に係るリングバッファの順方向制御方法
の一実施形態を示すフローチャートである。

【図４】本発明に係るリングバッファの逆方向制御方法
の一実施形態を示すフローチャートである。

【図５】従来のリングバッファ制御方法を示すフローチ
ャートである。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 リングバッファの複数の処理ブロックの
   各々毎に第１のインデックスを設けて前記第１のインデ
   ックス毎に各ブロックのアドレスを記憶するとともに、
   前記複数の第１のインデックスの最後のインデックスの
   後に更に１つの第２のインデックスを設けてその第２の
   インデックスに最初のブロックのアドレスと前記複数の
   第１のインデックスの最初のインデックスを示すインデ
   ックスデータを記憶し、 インデックスカウンタをインクリメントすることにより
   前記複数の第１のインデックスを順方向に参照して各イ
   ンデックスのアドレスに基づいて各ブロックを順方向に
   アクセスし、 前記第１のインデックスの最後のインデックスを参照し
   た後に前記第２のインデックスを参照してそのアドレス
   に基づいて最初のブロックをアクセスするとともに、そ
   のインデックスデータにインデックスカウンタを戻すリ
   ングバッファ制御方法。
2. 【請求項２】 前記複数の第１のインデックスの最初の
   インデックスの前に更に１つの第３のインデックスを設
   けてその第３のインデックスに最後のブロックのアドレ
   スと前記複数の第１のインデックスの最後のインデック
   スを示すインデックスデータを記憶し、 前記インデックスカウンタをデクリメントすることによ
   り前記複数の第１のインデックスを逆方向に参照して各
   インデックスに基づいて各ブロックを逆方向にアクセス
   し、 前記第１のインデックスの最初のインデックスを参照し
   た後に前記第３のインデックスを参照してそのアドレス
   に基づいて最後のブロックをアクセスするとともに、そ
   のインデックスデータにインデックスカウンタを戻す請
   求項１記載のリングバッファ制御方法。