JPS6331808B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデイスクキヤツシユ制御方式に関す
る。中央処理装置の処理速度は近年著るしく速く
なつているが、デイスク装置は機械的動作を伴う
ためアクセス時間はあまり改善されておらず、デ
イスクの入出力時間が情報処理システムの性能を
押える一つの要因となつている。そこで、高速で
小容量のキヤツシユメモリを設けて使用頻度の高
いデイスクデータをキヤツシユメモリに格納し、
平均的なデイスクアクセス時間を短縮するデイス
クキヤツシユ装置が提案されている。デイスクキ
ヤツシユ装置の性能を高めるにはアクセスされる
データがキヤツシユメモリ上に見出される確率
（キヤツシユヒツト率）を高くする必要がある。

デイスクキヤツシユの装置において通常キヤツ
シユメモリをブロツクと呼ばれる固定長の領域に
区分けして管理し、デイスクからの読込みの単位
とするが、従来のデイスクキヤツシユ装置では
CPUよりアクセスされたデータがキヤツシユメ
モリに存在しないときにはこのデータを含むブロ
ツクのみデイスクから読み出してキヤツシユメモ
リに記憶する方式がとられている。このような方
式では、アクセスされるデータ長がキヤツシユブ
ロツク長に近いと、アクセスされたデータと同じ
データがキヤツシユメモリに与えられるだけなの
で、順編成フアイルのように同一データが１回だ
けしかアクセスされないような場合、キヤツシユ
ヒツト率は極めて低くなるという欠点がある。

これを解決する一つの方法ととしては、キヤツ
シユメモリのブロツク長を大きくすることである
が、ブロツク長を大きくするとキヤツシユメモリ
のブロツク数が減少するため、デイスクデータの
限られたデータブロツクしかキヤツシユメモリに
格納されなくなり、ランダムフアイルなど順編成
フアイル以外のフアイルに対するヒツト率が低下
するという欠点がある。

本発明の目的は上述の欠点を除去したデイスク
キヤツシユ制御方式を提供することにある。

本発明の制御方式は、デイスク装置に格納され
たデータの写しを記憶するキヤツシユメモリを有
するデイスクキヤツシユの制御方式において、 中央処理装置からの読出し要求に応答して前記
デイスク装置に格納されたデータの写しが前記キ
ヤツシユメモリに存在するか否かを判別する判別
手段と、 この判別手段で前記キヤツシユメモリに前記デ
ータの写しが存在しないと判別されたときに前記
デイスク装置の前記データ格納アドレスに続くア
ドレスに格納された前記デイスク装置のデータを
前記デイスク装置から前記キヤツシユメモリに読
み込む手段とを備えたことを特徴とする。

本発明の他の制御方式は、デイスク装置に格納
されたデータの写しを記憶するキヤツシユメモリ
を有するデイスクキヤツシユの制御方式におい
て、 中央処理装置からの読出し要求に応答して前記
デイスク装置に格納されたデータの写しが前記キ
ヤツシユメモリに存在するか否かを判別する判別
手段と、 この判別手段で前記キヤツシユメモリに前記デ
ータの写しが存在しないと判別されたときに前記
デイスク装置の前記データ格納アドレスに続くア
ドレスに格納された前記デイスク装置のデータを
前記デイスク装置から前記キヤツシユメモリに読
み込む手段と、 前記中央処理装置から読出し要求された前記デ
ータの長さを認識する認識手段と、 前記デイスク装置からキヤツシユメモリに読み
込むデータの長さを前記認識手段で認識したデー
タ長に応じて変化させる手段とを備えたことを特
徴とする。

次に本発明について図面を参照して詳細に説明
する。

本発明のデイスクキヤツシユ装置を含む第１図
に示す情報処理システムは、チヤネルを含む中央
処理装置などの上位装置（以下CPU）３０００、
デイスクキヤツシユ装置１０００およびデイスク
制御装置を含むデイスク装置２０００から構成さ
れている。なお、デイスクキヤツシユ装置１００
０はチヤネルやデイスク制御装置と必ずしも独立
している必要はなく、これらの装置に組込むこと
も可能である。

デイスクキヤツシユ装置１０００には、デイスク
キヤツシユ制御装置４００およびキヤツシユメモ
リ５００を有しており、キヤツシユメモリ５００
にはデイスクデータの一部が記憶されている。ま
た、デイスクキヤツシユ制御装置４００はCPU
３０００から出力されるデイスクの読出し／書込
指令を解読し、アクセスされたデータがキヤツシ
ユメモリ５００に存在するか否かを調べ、もしア
クセスされたデータがキヤツシユメモリ５００上
に存在すれば制御装置４００はキヤツシユ５００
に必要なデータとアクセスする。もし、アクセス
されたデータがキヤツシユメモリ５００上に存在
しない場合にはそのデータを含むブロツクをデイ
スク装置２０００から読出し、アクセスされたデ
ータをCPU３０００に与える（読出しの場合）
と共にこのブロツクをキヤツシユメモリ５００に
記憶する。このとき、キヤツシユメモリ５００に
空きブロツクがない場合には、参照頻度の低い適
当なブロツクが選択される。

以下の説明では説明を簡単にするために、デイ
スク上のデータはセクタと呼ばれる固定長レコー
ドの形式で記録されており、デイスクのデータは
デイスク装置番号と装置内セクタ番号でアドレス
されるものとする。また、キヤツシユメモリの１
ブロツクの大きさはセクタの整数倍と仮定する。

第２図に示す本発明の第一の実施例は、信号線
４１０を介してCPU３０００から出力されるデ
イスクの入出力指令を解読しデイスクキヤツシユ
各部を制御するとともに信号線４２０を介してデ
イスク装置に対する制御指令を出す制御装置４５
０、それぞれCPUからアクセスされたデイスク
データの開始アドレスと長さを格納するレジスタ
１００および２００、これらのレジスタ１００お
よび２００の内容に従い、データがキヤツシユに
ヒツトしなかつたとき、キヤツシユメモリに読込
むべきブロツク数を算定するブロツク数算定回路
３００、キヤツシユメモリから掃出すブロツクを
選択する掃出ブロツク選択回路６００、データブ
ロツクを記憶する部分とそのブロツクのデイスク
上のブロツクアドレスを格納する部分が対になつ
た配列より成つており、バス５６０および５５０
を介してCPUと、バス５５０および５７０を介
してデイスク装置とデータ入出力を行うキヤツシ
ユメモリ５００、レジスタ１００および２００の
内容とキヤツシユメモリ５００のアドレス部を入
力として、アクセスされたデータがキヤツシユメ
モリにあるか否かを判定するヒツト判定回路７０
０およびアクセスされるデータが順次アクセスさ
れることを示すモード設定用レジスタ４０１から
構成されている。順次アクセスモードか、それ以
外のモードかはデイスクに対する入出力指令やチ
ヤネルプログラムの中または別途異なる制御指令
によりCPUから与えられ、これらの情報に基き
制御装置４５０は入出力指令毎にレジスタ４０１
にモードがセツトされ、このモードに応じた制御
が行なわれる。

次に、第２図を参照して、本発明の一実施例の
動作をを詳細に説明する。

制御装置４５０はCPUから与えられた情報に
基き、読出しデータのデイスク上の開始アドレス
をレジスタ１００に、データ長をレジスタ２００
にそれぞれ格納する。データ長はCPUから出力
する読出し指令の中やチヤネルプログラムの中な
どに含まれる。

ヒツト判定回路７００はレジスタ１００および
２００の内容より、読出しデータのブロツクアド
レスを算定し、キヤツシユメモリ５００のアドレ
ス部の内容と比較して、読出すべきブロツクがキ
ヤツシユメモリ５００に存在するか否かを調べ
る。もし、キヤツシユメモリ５００に読出しブロ
ツクが存在すればキヤツシユメモリ５００のデー
タ部から必要なデータを読み出し、バス５５０お
よび５６０を介してCPUに送出する。

もし、読出しブロツクがキヤツシユメモリ５０
０上に存在しないときにはモードレジスタ４０１
の内容により以下のように制御方式が異なる。ま
ず、レジスタ４０１が非順次アクセスモードであ
ることを示しているとすると、制御装置４００は
掃出しブロツク選択回路６００に従い、キヤツシ
ユメモリ５００のデータブロツクを選択し、読出
しデータのブロツクアドレスをこの選択されたブ
ロツクのアドレス部にセツトし、デイスクからこ
のアドレスのデータブロツクを読出して選択され
たブロツクのデータ部にバス５７０および５５０
を介して書込む。また、データブロツクの中から
CPUにより要求されているデータをバス５６０
を介してCPUに送出する。

この場合、デイススクから読み出され、キヤツ
シユメモリ５００に書込まれるデータブロツクは
２つ以上のこともあるが、重要なことは、これら
のブロツクはCPUから読出されるデータが含ま
れたブロツクのみであるということである。

次に本発明の特徴である順次アクセスモードが
レジスタ４０１にセツトされている場合を説明す
る。この場合には、読出指令で要求されたデータ
と、これに続く連続アドレスのデータ（拡張デー
タと名付ける）を含むブロツクをデイスクから読
み出し、キヤツシユメモリ５００に記憶すべく制
御が行なわれる。拡張データは順次アクセスモー
ドのキヤツシユヒツト率を充分高くできるように
（アクセスデータ長に応じてその長さを変えるよ
うにしておくもので、例えば、読出指令で要求さ
れたデータの長さをｌとしたとき、拡張データの
長さを（ｎ―１）×とすれば平均的なキヤツシ
ユのヒツト率を約ｎ−１／ｎに高めることができる。

ブロツク数算定回路３００はレジスタ２００お
よび１００の内容に従い上記拡張データのアドレ
スを求めて読出指令で要求されたデータと拡張デ
ータを入れるに必要なブロツク数を算定し、掃き
出しブロツク選択回路６００を介して、これらの
ブロツクをキヤツシユメモリ５００上に割り当て
る。次に割当てられたブロツクのアドレス部に読
出し指令で要求されたデータと拡張データのブロ
ツクアドレスをセツトし、デイスクからこれらの
データを読出して割当てられたキヤツシユブロツ
クに書込み、読出し指令で要求されているデータ
をバス５６０を介してCPUに送る。以上により、
CPUから出力されたデイスクデータの読出指令
の動作は終了する。

次に第２図のブロツク数算定回路３００の一実
施例を第３図および第４図を参照し説明する。

第３図は要求されたデータ長ｌの（ｎ―１）倍
の拡張データを含むブロツク数を求める回路の動
作を説明する図で、レジスタ２００内のデータ長
ｌをｎ倍し、これにレジスタ１００内のブロツク
内セクタアドレスa₀を足して拡張データの上限ア
ドレスＡ＝a₀＋nlを求める。

次にＡからブロツク長Ｂを引き、その結果が正
である範囲で減算を繰返せばその繰返し回数ｍが
求めるブロツク数である。ただし、ｍの初期値＝
０とする。第４図はｎ＝４にした場合の読出し要
求データ、拡張データおよびブロツクの関係を定
常状態に対して示す図である。この図からもわか
るように、読出要求データ長はブロツク長の1/2
になつている。この例では、拡張データを含む場
合の読込みブロツク数ｍは２となり、もし順次ア
クセスモードの制御を行つていなければヒツト率
は50％であるが、本発明の制御を行うことにより
ヒツト率は75％に高めることができる。

第５図に示す本発明の第２の実施例は、制御装
置４５０、カウンタ２５０、アドレスレジスタ１
５０、ブロツク数算定回路３５０、掃出ブロツク
選択回路６００、ヒツト判定回路７００およびキ
ヤツシユメモリ５００から構成されている。

第５図は読出し指令で読み出されるデータの長
さが予め分つていない場合の構成である。カウン
タ２５０はデイスクから読み出されたデータ長を
計数するカウンタであり、アドレスレジスタ１５
０はデイスクから読み出されるデータのデイスク
アドレスが格納されるアドレスレジスタであり、
ブロツク算定回路３５０はカウンタ２５０および
レジスタ１５０の内容に基き、拡張データを格納
するのに必要なブロツク数を算定する回路であ
る。

次に本発明の第２の実施例の動作について説明
する。

順次アクセスモードで読出指令が出力された場
合、制御装置４５０はカウンタ２５０をリセツト
してレジスタ１５０に読出しデータの開始アドレ
スをセツトする。カウンタ２５０は、キヤツシユ
メモリ５００またはデイスクからデータの読出し
動作が開始されるとCPUに転送されるデータの
長さを計数して一回の読出し指令で要求されたデ
ータの転送量の累積値を記憶するようになつてい
る。また、アドレスレジスタ１５０はこのデータ
転送の間、転送されるデータのセクタアドレスの
現在値を時々刻々記憶するようになつており、
CPUへのデータ転送が終つた時点ではこのデー
タの最後のセクタアドレスが入つている。

もし、読出し指令で要求されたデータがキヤツ
シユメモリ５００に存在しないと、制御装置４５
０はこのデータをデイスクから読出して直接バス
５６０を介してCPUに転送する。転送し終つた
時点ではレジスタ２５０および１５０内に、この
読出し指令で転送されたデータの長さおよび最後
のセクタアドレスが格納されている。

次にブロツク数算定回路３５０はこれらのレジ
スタ２５０および１５０の内容に基き、拡張デー
タのアドレスを求めて拡張データを格納するのに
必要なブロツク数を算定し、掃出しブロツク選択
回路６００で選択されたキヤツシユメモリ５００
のブロツクに拡張データをデイスクから読込む。
これらの動作および他の動作はキヤツシユメモリ
５００に読み込まれるデータが拡張データを含む
ブロツクのみであるという点を除けば第２図の一
実施例と同様である。

第６図に示す本発明の第３の実施例は主メモリ
１０、入出力処理を専用に行うプログラム制御の
入出力処理装置４０、デイスクデータを記憶する
キヤツシユメモリ５０、チヤネル６０および７
０、デイスク制御装置２５、デイスク装置２０お
よびキヤツシユメモリ５０と主メモリ１０との間
でデータを転送するデータ転送装置８０から構成
されている。

第６図のシステムではデイスク等の入出力指令
はすべてCPU３０から入出力処理装置４０に与
えられ、入出力処理装置４０が入出力チヤネル６
０を介してデイスク装置等を制御する。この動作
に必要なチヤネルプログラムは処理装置４０によ
り主メモリ１０内の一領域１１に用意される。

また、このチヤネルプログラムは入出力処理装
置４０の専用メモリに用意してもよい。チヤネル
プログラムを用意するために必要な各種の情報は
主メモリ１０を介してCPU３０から４０に与え
られるので入出力処理装置４０はデイスク装置２
０に対するアクセスデータの種類、データ長など
の情報を容易に知ることができ、これらの情報を
デイスクキヤツシユ装置の制御に有効に利用する
ことができる。

キヤツシユメモリ５０は主メモリと同様ランダ
ムアクセス可能なメモリ素子で構成されており、
チヤネル６０および７０からデータの書込み読出
しができるようになつている。通常、このキヤツ
シユメモリはCPUの主メモリより速度の遅い安
価なものでよい。キヤツシユメモリ５０は前記実
施例と同様ブロツク単位に管理されており、各ブ
ロツクに対応して、そのブロツクに記憶されてい
るデイスクデータのブロツクアドレスが主メモリ
上１３のデイレクトリ部に記憶されている。主メ
モリ１３には、デイレクトリの他に順次アクセス
モードを示すモード情報、前記実施例で述べた拡
張データの大きさを示す情報などデイスクキヤツ
シユ制御に必要な情報が入つている。また、これ
らの情報は入出力処理装置４０の専用メモリに入
れることもできる。

CPU３０からデイスク読出指令が出力される
と入出力処理装置４０は読出しデータがキヤツシ
ユメモリ５０に存在するか否かを調べ、もしキヤ
ツシユメモリ上にある場合には、入出力処理装置
４０はキヤツシユメモリ内のそのデータアドレス
と主メモリ１０内のデータ格納アドレス、データ
転送長などを指定したチヤネルプログラム１２を
主メモリ１０に用意し、チヤネル７０を介してデ
ータ転送装置８０を起動するデータ転送装置８０
はチヤネルプログラム１２に従い、キヤツシユメ
モリ５０から主メモリ１０へ、必要なデータを転
送する。

もし、読出しデータがキヤツシユメモリ５０に
ないとき、順次アクセスモードの指定があれば、
入出力処理装置４０は前記実施例で説明したよう
に要求されたデータに引続く拡張データのデイス
クアドレスを計算し、このデータを入れるのに必
要なブロツク数を求め、キヤツシユメモリ５０の
中から掃出しブロツクを選択する。次に、選択さ
れたブロツクの50内のアドレス、読出しデータと
拡張データのデイスク上のアドレス、転送データ
長等を指定したチヤネルプログラムを主メモリ１
０内の一領域１１に用意し、チヤネル６０を介し
てデイスク２０からのデータ読出し動作を起動す
る。次に、必要なチヤネルプログラムを１２に用
意して今読込んだデイスクデータのうち、読出指
令で要求されているデータをキヤツシユメモリ５
０から主メモリ１０のデータ格納域へデータ転送
装置８０を介して転送する。

なお、読出指令で要求されているデータをまず
デイスク装置２０から主メモリ１０へ転送し、そ
のあとでデイスク装置２０からキヤツシユメモリ
５０にブロツク転送を行うことも可能である。

本実施例では、デイスクキヤツシユの動作を制
御する入出力処理装置４０はプログラム制御方式
であり、かつCPUの主メモリをアクセスできる
ので、以上説明したようにデイスクに対する読出
し指令のモード、データ長などの制御情報を容易
に知ることができる他、設定すべき拡張データの
内容や掃出しブロツク選択アルゴリズムの内容を
種々に選ぶことができる。

本発明には、順次アクセスされるデータがキヤ
ツシユに存在しないとき、デイスク装置からキヤ
ツシユメモリに読込む単位をアクセスされたデー
タ長に応じて増すことにより、アクセスされたデ
ータがキヤツシユメモリで見出す割合を高められ
ることができるという効果がある。

【図面の簡単な説明】

第１図はデイスクキヤツシユ装置に情報処理シ
ステム内の位置を示す図、第２図は本発明の第１
の実施例を示す図、第３図、第４図は第２図に示
した拡張データブロツク算定回路の動作を示す
図、第５図は本発明の第２の実施例を示す図およ
び第６図は本発明の第３の実施例を示す図であ
る。 第１図、第２図、第４図および第６図におい
て、３０００……CPU、１０００……デイスク
キヤツシユ装置、４００……デイスクキヤツシユ
制御装置、５００……キヤツシユメモリ、２００
０……デイスク装置、４５０……制御装置、２０
０……データ長レジスタ、１００……アドレスレ
ジスタ、２５０……カウンタ、１５０……アドレ
スレジスタ、３００……ブロツク数算定回路、３
５０……ブロツク数算定回路、６００……掃出ブ
ロツク選択回路、７００……ヒツト判定回路、１
０……主メモリ、２０……デイスク装置、３０…
…CPU、４０……入出力処理装置、５０……キ
ヤツシユメモリ、６０……チヤネル、７０……チ
ヤネル、８０……データ転送装置、２５……デイ
スク制御装置。

Claims (1)

1. 【特許請求の範囲】 １ デイスク装置に格納されたデータの写しを記
   憶するキヤツシユメモリを有するデイスクキヤツ
   シユの制御方式において、 中央処理装置からの読出し要求に応答して前記
   デイスク装置に格納されたデータの写しが前記キ
   ヤツシユメモリに存在するか否かを判別する判別
   手段と、 この判別手段で前記キヤツシユメモリに前記デ
   ータの写しが存在しないと判別され前記読出し要
   求が少なくとも順次アクセスモードを指定してい
   るときに少なくとも前記デイスク装置の前記デー
   タ格納アドレスに続くアドレスに格納された前記
   デイスク装置のデータを前記デイスク装置から前
   記キヤツシユメモリに続み込む手段と、 前記中央処理装置から読出し要求された前記デ
   ータの長さを認識する認識手段と、 前記デイスク装置からキヤツシユメモリに読み
   込むデータの長さを前記認識手段で認識したデー
   タ長に応じて変化させる手段とを備えたことを特
   徴とするデイスクキヤツシユ制御方式。