JPS595355A - 仮想スタツクのアクセス制御方式 - Google Patents
仮想スタツクのアクセス制御方式Info
- Publication number
- JPS595355A JPS595355A JP57114412A JP11441282A JPS595355A JP S595355 A JPS595355 A JP S595355A JP 57114412 A JP57114412 A JP 57114412A JP 11441282 A JP11441282 A JP 11441282A JP S595355 A JPS595355 A JP S595355A
- Authority
- JP
- Japan
- Prior art keywords
- speed
- pointer
- memory
- register
- stack
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/448—Execution paradigms, e.g. implementations of programming paradigms
- G06F9/4482—Procedural
- G06F9/4484—Executing subprograms
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、スタックを有する計算機においてそのアクセ
ス速度を速くする方式、特に高速メモリと低速メモリの
２階層メモリで構成された仮想スタックのアクセス制御
の方式に関するものである。
ス速度を速くする方式、特に高速メモリと低速メモリの
２階層メモリで構成された仮想スタックのアクセス制御
の方式に関するものである。
一般に、スタフクーマシンはＬ Ｉ Ｆ Ｏ（Ｌａｓｔ
−Ｉｎ−Ｆｉｒｓｔ −Ｏｓｔ ）タイプのプッ￥１
ダウン・スタックを有している。スタックのアクセス・
アドレスはポインタ・レジスタに保持され、それ罠よっ
て指示され−る番地をリード又はライトする。
−Ｉｎ−Ｆｉｒｓｔ −Ｏｓｔ ）タイプのプッ￥１
ダウン・スタックを有している。スタックのアクセス・
アドレスはポインタ・レジスタに保持され、それ罠よっ
て指示され−る番地をリード又はライトする。
そのポインタには、スタックの一番最新の語（スタック
会トップ）を指示するスタック・トップ・ポインタ（以
下、ＳＴＰという）と、それ以外にスタック内の情報を
アクセスするための作業用ポインタ（以下、ｓｗｐとい
う）がある。つｔＣ１８ＴＰはスタックの底からどこま
で有効な情報が詰まっているかを示すポインタである。
会トップ）を指示するスタック・トップ・ポインタ（以
下、ＳＴＰという）と、それ以外にスタック内の情報を
アクセスするための作業用ポインタ（以下、ｓｗｐとい
う）がある。つｔＣ１８ＴＰはスタックの底からどこま
で有効な情報が詰まっているかを示すポインタである。
第１図はスタック・トップ・ポインタを説明するもので
ある〇 一方、スタック・マシンの場合、そのアクセス頻度が高
いのて、アクセス・タイムは非常に速い必要がある。そ
こで、スタックは高速メモリで構成されるととＫなる。
ある〇 一方、スタック・マシンの場合、そのアクセス頻度が高
いのて、アクセス・タイムは非常に速い必要がある。そ
こで、スタックは高速メモリで構成されるととＫなる。
しかし、スタックの深さく語数）は十分大きい必要があ
るので、高速大容量のスタックを実施するために、高速
小容量のメモリと低速大容量のメモリから構成される仮
想スタックを用いることになる。
るので、高速大容量のスタックを実施するために、高速
小容量のメモリと低速大容量のメモリから構成される仮
想スタックを用いることになる。
第２図はスタックのポインタ装置の従来例を示すもので
あってＳｌはスタック、２はセレクタ、３はＳＴＰレジ
スタ、４はＳＷＰレジスタ、５はデコーダ、６は命令レ
ジスタをそれぞれ示している。セレクタ２は、デコーダ
５がらの信号に従ってＳＴＰレジスタ３又はＳＷＰレジ
スタ４の何れか一方を選択する。デコーダ５は、命令レ
ジスタ６の所定のフィールドの内容をデコードする。セ
レクタ２の出力は、アクセスすべきスタックｌの番地を
示す。第２図のような従来方式においては、命令をデコ
ードしてセレクタ２を切替える時間のために、スタック
のアクセス・タイムが遅くなるという欠点が存在する。
あってＳｌはスタック、２はセレクタ、３はＳＴＰレジ
スタ、４はＳＷＰレジスタ、５はデコーダ、６は命令レ
ジスタをそれぞれ示している。セレクタ２は、デコーダ
５がらの信号に従ってＳＴＰレジスタ３又はＳＷＰレジ
スタ４の何れか一方を選択する。デコーダ５は、命令レ
ジスタ６の所定のフィールドの内容をデコードする。セ
レクタ２の出力は、アクセスすべきスタックｌの番地を
示す。第２図のような従来方式においては、命令をデコ
ードしてセレクタ２を切替える時間のために、スタック
のアクセス・タイムが遅くなるという欠点が存在する。
本発明は、上記の考察に基づくものであって、高速メモ
リと低速メモリの２階層メモリで構成された仮想スタッ
クを１個のポインタ・レジスタを用いて高速でアクセス
できるよう圧した仮想スタックのアクセス制御方式を提
供することを目的としている。
リと低速メモリの２階層メモリで構成された仮想スタッ
クを１個のポインタ・レジスタを用いて高速でアクセス
できるよう圧した仮想スタックのアクセス制御方式を提
供することを目的としている。
そしてそのため、本発明の仮想スタックアクセス制御方
式は、高速メモリと低速メモリとで構成され、且つ複数
語からなるブロック単位で上記高速メモリと低速メモリ
の対応づけを行う仮想スタックにおいて、上記仮想スタ
ックをアクセスする几めのポインタのレジスタを１個と
すると共に。
式は、高速メモリと低速メモリとで構成され、且つ複数
語からなるブロック単位で上記高速メモリと低速メモリ
の対応づけを行う仮想スタックにおいて、上記仮想スタ
ックをアクセスする几めのポインタのレジスタを１個と
すると共に。
機械命令又はマイクロ命令がそのポインタ・レジスタの
内容をスタック・トクプ・レジスタと見做すか或はそれ
以外の作業用ポインタと見做すかによってアクセスによ
り生じた事象に対する制御を変更する制御手段を設は次
ことを特徴とするものである。
内容をスタック・トクプ・レジスタと見做すか或はそれ
以外の作業用ポインタと見做すかによってアクセスによ
り生じた事象に対する制御を変更する制御手段を設は次
ことを特徴とするものである。
第３図は本発明が適用される仮想スタックの概要を示す
ものである。第３図において、 １０は高速小容量のメ
モＩＪ 、 １１は低速大容量のメモリ、１２はタグ部
、１３ｉ１ポインタ・レジスタ、ＢＩ、ＫＩＤは高速小
容量のメモリｌＯのブロックの識別子、ＢＬＫＮＯは低
速大容量のメモリ１１のブロックの番号、■はバリクド
Φビットをそれぞれ示している。
ものである。第３図において、 １０は高速小容量のメ
モＩＪ 、 １１は低速大容量のメモリ、１２はタグ部
、１３ｉ１ポインタ・レジスタ、ＢＩ、ＫＩＤは高速小
容量のメモリｌＯのブロックの識別子、ＢＬＫＮＯは低
速大容量のメモリ１１のブロックの番号、■はバリクド
Φビットをそれぞれ示している。
ブロックが必要となった場合には、そのブロックが低速
大容量のメモリ１１から高速小容量のメモリＩＯに移さ
れる。なお、各ブロックは、例えばｌＫ語を格納するこ
とが出来る。タグ部１２は、低速大容量のメモリｌｌの
ブロックが高速小容量のメモＩＪ １０の何れのブロッ
クに格納されているかを示すものである。ポインタ・レ
ジスタ１３には、ＢＬＫＮＯと、そのブロック内アドレ
スがセットされる。
大容量のメモリ１１から高速小容量のメモリＩＯに移さ
れる。なお、各ブロックは、例えばｌＫ語を格納するこ
とが出来る。タグ部１２は、低速大容量のメモリｌｌの
ブロックが高速小容量のメモＩＪ １０の何れのブロッ
クに格納されているかを示すものである。ポインタ・レ
ジスタ１３には、ＢＬＫＮＯと、そのブロック内アドレ
スがセットされる。
このＢＬＫＮＯとブロック内アドレスがスタック・アド
レスを構成する。
レスを構成する。
第４図は本発明のポインタ部分の構成の１実施例を示す
ものである。第４図において、 １４は不一致回路、１
５はセレクタ、 １６は加減算器、１７はポインタ待避
レジスタをそれぞれ示している。不一致回路１４は、ポ
インタ・レジスタ１３に格納されているＢＬＫＮＯと、
格納しようとしているスタック・アドレスのＢＬＫＮＯ
とを比較し、両者が不一致であれば信号ＢＬＫＴＪｊ？
ｖｉ＋を論理「１」とする。
ものである。第４図において、 １４は不一致回路、１
５はセレクタ、 １６は加減算器、１７はポインタ待避
レジスタをそれぞれ示している。不一致回路１４は、ポ
インタ・レジスタ１３に格納されているＢＬＫＮＯと、
格納しようとしているスタック・アドレスのＢＬＫＮＯ
とを比較し、両者が不一致であれば信号ＢＬＫＴＪｊ？
ｖｉ＋を論理「１」とする。
セレクタ１５は、各部から送られて来るスタック・アド
レスを選択するものである。加減算器１６は。
レスを選択するものである。加減算器１６は。
ポインタ・レジスタ１３の内容を単位量だけ増加又は減
少するものである。ポインタ待避レジスタ１７は、ポイ
ンタ・レジスタ１３のデータを保存するためのものであ
る。ポインタ・レジスタ１３はＳＴＰ用又はＳＷＰ用と
して使用されるものであるが。
少するものである。ポインタ待避レジスタ１７は、ポイ
ンタ・レジスタ１３のデータを保存するためのものであ
る。ポインタ・レジスタ１３はＳＴＰ用又はＳＷＰ用と
して使用されるものであるが。
ＳＴＰ用からＳＷＰ用にポインタ・レジスタ１３を切替
える際、ポインタ・レジスタ１３のデータはポインタ待
避レジスタ１７に移される。
える際、ポインタ・レジスタ１３のデータはポインタ待
避レジスタ１７に移される。
第５図は本発明におけるポインタ・レジスタ、スタック
、タグ部および置換回路の関係を示すものである。
、タグ部および置換回路の関係を示すものである。
第５図において、１３′はポインタ・レジスタ１３に対
するバリツド・フラグ、１夕はＢＬＫＩＤレジスタ、
１８は更新回路、１９はセレクタ、２０はパリｙ）更新
回路をそれぞれ示している。高速小容量のメモリｌＯは
、ポインタ・レジスタ１３のＢＬＫ内アドレスとＢＬＫ
ＩＤレジスタ１３’のＢＬＫＩＤによってアクセスされ
る。バリッド令フラグ１３′はポインタ・レジスタ１３
の内容が有効であるか否かを示すものである。更新回路
１８は、タグ部１２の中にポインタ・レジスタ１３の中
のＢＬＫＮＯが存在しない場合、低速大容量メモＩ７１
１から読出されたブロックを格納すべきメモリ１０上の
ブロックのＢＬＫＩＤを定めるものである。バリッド更
新回路２０は。
するバリツド・フラグ、１夕はＢＬＫＩＤレジスタ、
１８は更新回路、１９はセレクタ、２０はパリｙ）更新
回路をそれぞれ示している。高速小容量のメモリｌＯは
、ポインタ・レジスタ１３のＢＬＫ内アドレスとＢＬＫ
ＩＤレジスタ１３’のＢＬＫＩＤによってアクセスされ
る。バリッド令フラグ１３′はポインタ・レジスタ１３
の内容が有効であるか否かを示すものである。更新回路
１８は、タグ部１２の中にポインタ・レジスタ１３の中
のＢＬＫＮＯが存在しない場合、低速大容量メモＩ７１
１から読出されたブロックを格納すべきメモリ１０上の
ブロックのＢＬＫＩＤを定めるものである。バリッド更
新回路２０は。
信号ＢＬＫＵＭが論理「１」となった時、バリッド・フ
ラグ１３’を論理「０」にするものである。
ラグ１３’を論理「０」にするものである。
第６図はスタック・ブロックおよびポインタ・レジスタ
の関係を示すものである。
の関係を示すものである。
第６図（イ）はＳＴＰをインクリメントしてブロック境
界をクロスした場合を示すものである０この場合には、
バリッド・フラグ１３′をリセットするだけで良い。つ
まシ、高速小容量のメモリ１０にブロックｎ ＋ １が
存在する保証はないので、ノ（リッド・７ラグ１３’を
「０」にしておき、仁のポインタ・レジスタの値でスタ
ック中アクセスを行うと、スタック・フォルト割込みが
発生し、その割込み処理ルーチンでブロック界＋１を高
速小容量のメモリＩＯにローディングし、ブロック格納
位置に対応するＢＬＫＩＤをＢＬＫＩＤレジスタ１３’
にセットする。
界をクロスした場合を示すものである０この場合には、
バリッド・フラグ１３′をリセットするだけで良い。つ
まシ、高速小容量のメモリ１０にブロックｎ ＋ １が
存在する保証はないので、ノ（リッド・７ラグ１３’を
「０」にしておき、仁のポインタ・レジスタの値でスタ
ック中アクセスを行うと、スタック・フォルト割込みが
発生し、その割込み処理ルーチンでブロック界＋１を高
速小容量のメモリＩＯにローディングし、ブロック格納
位置に対応するＢＬＫＩＤをＢＬＫＩＤレジスタ１３’
にセットする。
第６図（ロ）はＳＴＰをデクリメントしてブロック境界
をクロスした場合を示すものである。この場合も第６図
（イ）の場合と同様にクロス／、ｓが高速小容量のメモ
リＩＯに存在する保証はないので、バリッド・フラグ１
３’をリセットする必要が６９．更に元いたブロックＲ
＋１が消滅したので、タグ部１２の対応するエントリの
バリッド拳ビットをリセットする必要がある。
をクロスした場合を示すものである。この場合も第６図
（イ）の場合と同様にクロス／、ｓが高速小容量のメモ
リＩＯに存在する保証はないので、バリッド・フラグ１
３’をリセットする必要が６９．更に元いたブロックＲ
＋１が消滅したので、タグ部１２の対応するエントリの
バリッド拳ビットをリセットする必要がある。
一方、ポインタ・レジスタ１３をＳＷＰレジスタとして
使用する場合には、スタックの有効情報が伸縮するわけ
ではないので、ポインターレジメタ１３がブロック境界
をクロスした場合、ポインタ・レジスタ１３のバリッド
・フラグ１３’をリセットするだけで良い。
使用する場合には、スタックの有効情報が伸縮するわけ
ではないので、ポインターレジメタ１３がブロック境界
をクロスした場合、ポインタ・レジスタ１３のバリッド
・フラグ１３’をリセットするだけで良い。
上述の説明から判るように１機械命令（又はマイクロ命
令）がポインタのレジスタ１３の内容をＳＷＰ＜作業用
ポインタ）として使う場合、ポインターレジスタ１３の
内容を更新してブロック境界をクロスしｍときにはポイ
ンタ・レジスタ１３のバリッド・フラグ１３’をリセッ
トするだけである。一方、機械命令（又はマイクロ命令
）がポインタ・レジスタ１３の内容をＳＴＰとして使う
場合、殊にポインタ・レジスタ１３の値を減少させてブ
ロック境界をクロスしたときには、ポインタ・レジスタ
１３のバリッド・フラグをリセットすると共に１元い友
ブロックに対応するタグ部１２のエントリのバリッドｅ
ビットもリセットする必要がある。
令）がポインタのレジスタ１３の内容をＳＷＰ＜作業用
ポインタ）として使う場合、ポインターレジスタ１３の
内容を更新してブロック境界をクロスしｍときにはポイ
ンタ・レジスタ１３のバリッド・フラグ１３’をリセッ
トするだけである。一方、機械命令（又はマイクロ命令
）がポインタ・レジスタ１３の内容をＳＴＰとして使う
場合、殊にポインタ・レジスタ１３の値を減少させてブ
ロック境界をクロスしたときには、ポインタ・レジスタ
１３のバリッド・フラグをリセットすると共に１元い友
ブロックに対応するタグ部１２のエントリのバリッドｅ
ビットもリセットする必要がある。
第７図はタグ部１２のバリッド令ビットのリセット回路
の１実施例を示すものである。第７図において、２４は
デコーダ、２５ないし２８はＡＮＤ回路、２９ないし３
２はフリップやフロップをそれぞれ示している。信号Ｓ
ＨＲＩ ＮＫは、ポインタ書レジスタ１３がＳＴＰレ
ジスタとして使用されていることおよびポインタ・レジ
スタ１３が減少してブロック境界をクロスし足ことを条
件として論理「１」の値をとるものである。この信号５
ＨＲＦＮＫが論理「１」になると、ＢＬＫＩＤに対応し
次タグ部１２のエントリのバリッド・ビットカ１リセッ
トされるＯ 本発明で使用されるマイクロ命令は、スタック制御フィ
ールドを有している。このスタック制御フィールドの値
は下記のような意味を有していもなお、左端の数値はこ
のフィールドの値を示している０ １、 ５ＴＡＣＫ （ＳＴＰ）− ８ＴＰで間接リードし、ＳＴＰをデクリメントする。
の１実施例を示すものである。第７図において、２４は
デコーダ、２５ないし２８はＡＮＤ回路、２９ないし３
２はフリップやフロップをそれぞれ示している。信号Ｓ
ＨＲＩ ＮＫは、ポインタ書レジスタ１３がＳＴＰレ
ジスタとして使用されていることおよびポインタ・レジ
スタ１３が減少してブロック境界をクロスし足ことを条
件として論理「１」の値をとるものである。この信号５
ＨＲＦＮＫが論理「１」になると、ＢＬＫＩＤに対応し
次タグ部１２のエントリのバリッド・ビットカ１リセッ
トされるＯ 本発明で使用されるマイクロ命令は、スタック制御フィ
ールドを有している。このスタック制御フィールドの値
は下記のような意味を有していもなお、左端の数値はこ
のフィールドの値を示している０ １、 ５ＴＡＣＫ （ＳＴＰ）− ８ＴＰで間接リードし、ＳＴＰをデクリメントする。
２、 ５ＴＡＣＫ （ＳＴＰ）
ＳＴＰで間接リードする。
３、 ５ＴＡＣＫ （ＳＷＡＰ） 十
ＳＷＡ’Ｐで間接リードし、ＳＷＰをインクリメントす
る０ ４、 ５ＴＡＣＫ （ＳＷＡＰ）− Ｓ Ｗ Ｉ）で間接リードし、ｓ、ｗｐをデクリメント
する。
る０ ４、 ５ＴＡＣＫ （ＳＷＡＰ）− Ｓ Ｗ Ｉ）で間接リードし、ｓ、ｗｐをデクリメント
する。
５、 ５ＴＡＣＫ （ＳＷＰ）
ＳＷＰで間接リードする。
６、ＰＴＲ
ポインタ・レジスタをリードする。
７、 Ｐ ’ｒ ＲＳ
ポインタ待避レジスタをリードする。
以上工ないし７は、スタック部をソースとして指定する
場合に用いられるものである。
場合に用いられるものである。
８、 ５ＴＡＣＫ （ＳＴＰ）＋
ＳＴＰで間接ライトし、ＳＴＰをインクリメントする。
９、 ５ＴＡＣＫ （ＳＴＰ）
ＳＴＰで間接ライトする。
１０．５ＴＡＣＫ （ｓｗＰ）＋
ＳＷＰで間接ライトし、ｓｗｐをインクリメントする。
１１．５ＴＡＣＫ （ＳＷＰ）−
８ＷＰで間接ライトし、ｓｗｐをデクリメントする。
１２．５ＴＡＣＫ （ＳＷＰ）
ＳＷＰで間接ライトする。
１３．５ＴＰ−
ポインタ・レジスタをＳＴＰと見做し、現在より小さい
値をロードする。
値をロードする。
１４、ポインタ骨レジスタをＳＷＰと見做し、値をロー
ドする。
ドする。
以上の８ないし１４は、スタック部をデスティネーシぢ
ンとして指定する場合に使用されるものである。上記の
例の場合、１．４．１１．のオペレージロンでブロック
境界をクロスすると暑１元いたブロックに対応するタグ
部のエントリのバリッド・ビットをリセットしなければ
ならない。
ンとして指定する場合に使用されるものである。上記の
例の場合、１．４．１１．のオペレージロンでブロック
境界をクロスすると暑１元いたブロックに対応するタグ
部のエントリのバリッド・ビットをリセットしなければ
ならない。
以上の説明から明らかなように１本発明圧よれば、高速
メモリと低速メモリの２階層メモリで構成された仮想ス
タックを高速でアクセスすることが可能となる。
メモリと低速メモリの２階層メモリで構成された仮想ス
タックを高速でアクセスすることが可能となる。
第１図はスタック・トップ・ポインタを説明する図、第
２図はスタック・ポインタ装置の従来例を示す図、第３
図は本発明が適用される仮想スタックの概要を示す図、
第４図は本発明のポインタ部分の構成の１実施例を示す
図、第５図は本発明におけるポインタ・レジスタ、スタ
ック、タグ部および置換回路の関係を示す図、第６図は
スタック、ブロックおよびポインタ・レジスタの関係を
示す図、第７図はタグ部のバリッド−ビットのリセット
回路の１実施例を示す図である。 ｌＯ・・・高速小容量のメモ！Ｌｌｌ・・・低速大容量
のメモリ、１２・・・タグ部、 １３・・・ポインタｅ
レジスタ、ＢＬＫＩＤ・・・高速小容量のメモＩ） １
０のブロックの識別子、ＢＬＫＮＯ・・・低速大容量の
メモリｌｌのブロック番号％Ｖ・・・バリッド−ビット
、１４・・・不一致回路、１５・・・セレクタ、１６・
・・加減算器、 １７・・・ポインタ待避レジスタ、’
１３’・・・ポインタ・レジスタ１３に対するバリッ
ド・フラグ、 １３’・・・ＢＬ、ＫＩＤレジスタ。 １８・・・更新回路、 １９・・・セレクタ、２０・・
・バリッド更新回路。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
２図はスタック・ポインタ装置の従来例を示す図、第３
図は本発明が適用される仮想スタックの概要を示す図、
第４図は本発明のポインタ部分の構成の１実施例を示す
図、第５図は本発明におけるポインタ・レジスタ、スタ
ック、タグ部および置換回路の関係を示す図、第６図は
スタック、ブロックおよびポインタ・レジスタの関係を
示す図、第７図はタグ部のバリッド−ビットのリセット
回路の１実施例を示す図である。 ｌＯ・・・高速小容量のメモ！Ｌｌｌ・・・低速大容量
のメモリ、１２・・・タグ部、 １３・・・ポインタｅ
レジスタ、ＢＬＫＩＤ・・・高速小容量のメモＩ） １
０のブロックの識別子、ＢＬＫＮＯ・・・低速大容量の
メモリｌｌのブロック番号％Ｖ・・・バリッド−ビット
、１４・・・不一致回路、１５・・・セレクタ、１６・
・・加減算器、 １７・・・ポインタ待避レジスタ、’
１３’・・・ポインタ・レジスタ１３に対するバリッ
ド・フラグ、 １３’・・・ＢＬ、ＫＩＤレジスタ。 １８・・・更新回路、 １９・・・セレクタ、２０・・
・バリッド更新回路。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
Claims (1)
- 【特許請求の範囲】 高速メモリと低速メモリとで構成され、且つ複数語から
なるブロック単位で上記高速メモリと低速メモリの対応
づけを行う仮想スタックにおいて。 上記仮想スタックをアクセスするためのポインタ・レジ
スタを１個とすると共に１機械命令又はマイクロ命令が
そのポインタ・レジスタの内容をスタック・トップ・レ
ジスタと見做すか或はそれ以外の作業用ポインタと見做
すかによってアクセスによシ生じ次事象に対する制御を
変更する制御手段を設は几ことを特徴とする仮想スタッ
クのアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114412A JPS595355A (ja) | 1982-06-30 | 1982-06-30 | 仮想スタツクのアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114412A JPS595355A (ja) | 1982-06-30 | 1982-06-30 | 仮想スタツクのアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS595355A true JPS595355A (ja) | 1984-01-12 |
Family
ID=14637039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57114412A Pending JPS595355A (ja) | 1982-06-30 | 1982-06-30 | 仮想スタツクのアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595355A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0733977A1 (fr) * | 1995-03-23 | 1996-09-25 | CSEM Centre Suisse d'Electronique et de Microtechnique | Système informatique avec mémoires hiérarchisées |
-
1982
- 1982-06-30 JP JP57114412A patent/JPS595355A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0733977A1 (fr) * | 1995-03-23 | 1996-09-25 | CSEM Centre Suisse d'Electronique et de Microtechnique | Système informatique avec mémoires hiérarchisées |
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