JPH0930058A

JPH0930058A - 端末装置

Info

Publication number: JPH0930058A
Application number: JP7182637A
Authority: JP
Inventors: Masaaki Hori; 雅明堀
Original assignee: Brother Industries Ltd
Current assignee: Brother Industries Ltd
Priority date: 1995-07-19
Filing date: 1995-07-19
Publication date: 1997-02-04

Abstract

(57)【要約】【課題】上位装置から送信された圧縮印刷データを、
ＣＰＵに大きな負担をかけることなく処理し、低コスト
のＣＰＵの使用を可能にした端末装置を提供する。【解決手段】圧縮データを通常のデータに展開する処
理をハードウエアロジック回路２２により実行する。そ
の回路２２は、分別転送回路４０で受信したデータが制
御命令か、圧縮データか、非圧縮データかを判別し、制
御命令のときＣＰＵ６に転送し、非圧縮データのときＣ
ＰＵ６を介さずに印刷バッファに転送する。圧縮データ
のとき、展開回路４２に転送し、ＣＰＵ６にて判定した
制御命令の圧縮モードに基づいてコード化方式切替回路
４４を切り替える。そしてデータ長をデータ転送量規定
回路４８に、繰り返し回数を同一データ転送回路５０に
それぞれセットし、印刷対象となるデータをＤＭＡ転送
回路４６により上記繰り返し回数に基づいて繰り返し転
送し通常のデータに展開する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、上位装置よりデー
タを受信するインクジェット型プリンタ等の端末装置に
関し、特に圧縮等のコード化されたデータを上位装置よ
り受信する端末装置に関する。

【０００２】

【従来の技術】従来、端末装置、例えばプリンタ等の記
録装置は、上位装置から命令等を含む印刷データを受信
して印刷命令により、印刷データを印刷媒体上に印刷出
力している。

【０００３】このような場合、例えば、インクジェット
型プリンタのような高解像度のプリンタに対してイメー
ジデータを送信する場合には、短時間に大量のデータが
必要となる。したがって、通常のデータの送信では、送
信速度に限度が有り、印刷速度に間に合わなくなる場合
があるので、データを圧縮して送信する必要があった。

【０００４】

【発明が解決しようとする課題】しかし、圧縮すること
により、短時間に大量のデータが送信できたとしても、
そのデータはそのままでは印刷することができず、プリ
ンタ側で展開処理により通常のイメージデータに戻す必
要があった。

【０００５】この展開処理は、プリンタ側のＣＰＵによ
り、その圧縮方式に応じた展開を行うことになるが、こ
の展開処理が必要になったために、ＣＰＵの負担が増加
して、結局、ＣＰＵによるデータの読込処理やその他の
プリンタ制御に影響が出てしまい、高速な印刷に支障を
来してしまう場合があった。

【０００６】受信データの内、特にデータ量が大きいイ
メージデータの受信において、ＣＰＵに負担をかけない
ために、ハードウエアロジック回路によりイメージデー
タを受信して印刷バッファにＤＭＡ転送する装置が知ら
れている（特開平２−２９３５７号公報）。

【０００７】しかし、このハードウエアロジック回路は
単に受信とＤＭＡ転送のみであり、圧縮されたデータを
受信しても、ハードウエアロジック回路では展開できず
そのまま印刷することはできなかった。したがって、結
局、ＣＰＵの処理によらなければ展開できず、印刷速度
に影響することなく高解像度のイメージデータを印刷す
ることはできなかった。

【０００８】もっとも、更に高速のＣＰＵを使用すれ
ば、印刷速度に影響することはないが、高速になればな
るほどＣＰＵは高価となり、大きなコストアップは避け
られなかった。尚、従来、ＣＰＵの展開処理に依存して
いたコード化データとしては、圧縮データ以外に暗号化
されたデータ等も含まれる。

【０００９】本発明は、これらの問題を解決し、大きな
コストアップとならずに、かつＣＰＵの処理に影響する
ことのない端末装置を提供するものである。

【００１０】

【課題を解決するための手段及び発明の効果】請求項１
記載の発明は、上位装置からデータを受信し、ＣＰＵに
よるソフトウエアロジックを主体として動作する端末装
置であって、前記上位装置から受信したデータに含まれ
るコード化イメージデータを非コード化イメージデータ
に展開する処理を、ハードウエアロジック回路により実
行することを特徴とする端末装置である。

【００１１】請求項２記載の発明は、前記ハードウエア
ロジック回路が、コード化イメージデータを非コード化
イメージデータに展開し前記ＣＰＵを介さずにバッファ
メモリに転送する展開回路を備えることを特徴とする請
求項１記載の端末装置である。

【００１２】請求項３記載の発明は、前記上位装置より
受信するデータが、少なくとも制御命令、コード化イメ
ージデータおよび非コード化イメージデータの３種類で
あり、前記ハードウエアロジック回路が、更に、前記上
位装置より受信したデータが、少なくとも制御命令、コ
ード化イメージデータおよび非コード化イメージデータ
の３種類のいずれかであるかを判別し、制御命令である
場合にはその命令を前記ＣＰＵに読み取らせ、コード化
イメージデータである場合にはそのコード化イメージデ
ータを前記展開回路に転送し、非コード化イメージデー
タである場合には前記ＣＰＵを介さずに前記バッファメ
モリに転送する分別転送回路を備えることを特徴とする
請求項２記載の端末装置である。

【００１３】請求項４記載の発明は、前記展開回路が、
前記ＣＰＵからの指示に基づいて、コード化イメージデ
ータを非コード化イメージデータに展開する複数のコー
ド化方式を切り替えるコード化方式切替回路を備えるこ
とを特徴とする請求項２または３記載の端末装置であ
る。

【００１４】請求項５記載の発明は、前記展開回路が、
前記上位装置から受信したデータに含まれる出力対象デ
ータをバッファメモリにＤＭＡ転送するＤＭＡ転送回路
と、前記上位装置から受信したデータに含まれるデータ
転送量規定データに基づいて、前記ＤＭＡ転送回路が前
記バッファメモリに転送するデータ転送量を規定するデ
ータ転送量規定回路と、前記上位装置から受信したデー
タに含まれる繰り返し転送回数データに基づいて、前記
ＤＭＡ転送回路に、前記バッファメモリに対して同一デ
ータを繰り返し転送させる同一データ転送回路と、を備
えることにより、コード化イメージデータとしての圧縮
データを展開する機能を有することを特徴とする請求項
４記載の端末装置である。

【００１５】請求項６記載の発明は、前記上位装置から
の受信が所定のアドレスとして読み出しが可能なマップ
ドＩ／Ｏ回路によってなされると共に、更に、前記ハー
ドウエアロジック回路が、全てのマップされた領域を転
送元アドレスとして前記分別転送回路に指示できる転送
元アドレス指示回路を備えることにより、前記ハードウ
エアロジック回路が、前記バッファメモリを含む端末装
置の記憶手段内の所定領域を他の領域にコピーするブロ
ックコピー機能、または所定領域に特定データを書き込
むメモリフィル機能を有することを特徴とする請求項３
記載の端末装置である。

【００１６】請求項７記載の発明は、前記バッファメモ
リに格納されたデータを印刷する印刷機構を有すること
によりプリンタとして構成されたことを特徴とする請求
項２〜６のいずれか記載の端末装置である。

【００１７】請求項８記載の発明は、端末装置自身が、
インクジェット型プリンタである請求項７記載の端末装
置である。ここで、請求項１の端末装置は、上位装置か
ら受信したデータに含まれるコード化イメージデータを
非コード化イメージデータに展開する処理を、ハードウ
エアロジック回路により実行することを特徴とする。し
たがって、ＣＰＵに負担をかけることなく、直接取り扱
うことができる非コードイメージ化データ、例えばその
まま通常の印刷処理にて印刷することが可能な非コード
化イメージデータが得られるので、端末装置の他の処理
に影響を与えることがない。また、ハードウエアロジッ
ク回路によりアップするコストも、高速なＣＰＵを用い
るよりも十分に低いコストアップで済む。

【００１８】また、前記上位装置より受信するデータの
一例としては、少なくとも制御命令、コード化イメージ
データおよび非コード化イメージデータの３種類であ
り、端末装置はこの内から、コード化イメージデータの
みをハードウエアロジック回路により非コード化イメー
ジデータに展開する。

【００１９】前記ハードウエアロジック回路としては、
コード化イメージデータを非コード化イメージデータに
展開し前記ＣＰＵを介さずにバッファメモリに転送する
展開回路を備えたものとすることができる。このことに
より、ＣＰＵに負担をかけずに、データを展開し、かつ
必要な場所に格納することができる。

【００２０】前記ハードウエアロジック回路は、更に、
前記展開回路および分別転送回路を備えたハードウエア
ロジック回路として構成することができる。この分別転
送回路は、前記上位装置から受信したデータが、少なく
とも、制御命令、コード化イメージデータおよび非コー
ド化イメージデータの３種類のいずれかであるかを判別
し、制御命令である場合にはその命令を前記ＣＰＵに読
み取らせ、コード化イメージデータである場合にはその
コード化イメージデータを前記展開回路に転送し、非コ
ード化イメージデータである場合には前記ＣＰＵを介さ
ずにバッファメモリに転送する。前記展開回路は、分別
転送回路から転送されたコード化イメージデータを非コ
ード化イメージデータに展開し前記ＣＰＵを介さずにバ
ッファメモリに転送することになる。

【００２１】このことにより、上位装置から制御命令が
送信されて来た場合にはＣＰＵにその制御命令の内容に
応じた制御をさせ、コード化イメージデータが送信され
て来た場合にはＣＰＵを介さずに非コード化イメージデ
ータに展開してバッファメモリに格納し、非コード化イ
メージデータが送信されて来た場合にはＣＰＵを介さず
にバッファメモリに格納することができる。したがっ
て、イメージデータの受信と展開処理については、まっ
たくＣＰＵを介さないので、受信における負担やコード
化イメージデータを非コード化イメージデータに展開す
るための負担をＣＰＵから除くことができる。このため
ＣＰＵの他の処理に影響を与えることが無く、かつ高速
なＣＰＵを採用する必要もない。前述したごとくハード
ウエアロジック回路の負荷に比較して高速なＣＰＵの採
用によるコストアップの方が大きいので、コスト的にも
有利である。

【００２２】尚、前記展開回路は、前記ＣＰＵからの指
示に基づいて、コード化イメージデータを非コード化イ
メージデータに展開する複数のコード化方式を切り替え
るコード化方式切替回路を有する構成としても良い。例
えば、その切り替えられるコード化方式は、少なくと
も、ランレングス方式、ティフ方式および後述する拡張
ティフ方式の圧縮方式から選択されるものとしても良
い。

【００２３】このように構成することにより、ＣＰＵの
指示により、コード化方式を切り替えて展開できるの
で、受信データ毎に、コード化方式が異なっていても、
上位装置からの命令により、端末装置自身のプログラム
処理により自動的に、あるいは使用者の端末装置への指
示入力により、受信データに対応させたコード化方式に
て展開することができ、その後のデータ処理に支障を来
さない。

【００２４】また、前記展開回路としては、ＤＭＡ転送
回路、データ転送量規定回路および同一データ転送回路
にて構成することができる。ここで、ＤＭＡ転送回路
は、上位装置からの受信データ内に含まれる出力対象デ
ータをバッファメモリにＤＭＡ転送する。データ転送量
規定回路は、上位装置からの受信データ内に含まれるデ
ータ転送量規定データに基づいて、前記ＤＭＡ転送回路
がバッファメモリに転送するデータ転送量を規定する。
同一データ転送回路は、上位装置からの受信データ内に
含まれる繰り返し転送回数データに基づいて、前記ＤＭ
Ａ転送回路に、バッファメモリに対して同一データを繰
り返し転送させる。

【００２５】この構成により、コード化イメージデータ
としての圧縮データ、特にランレングス方式、ティフ方
式および拡張ティフ方式等の圧縮方式によるコード化デ
ータを展開することが可能となる。端末装置は、バッフ
ァメモリに格納されたデータを印刷する印刷機構（例え
ば、「発明の実施の形態」における印刷機構インターフ
ェース１６および印刷機構部１８）を有することにより
プリンタとして構成されることができる。このようなプ
リンタの例としては、インクジェット型プリンタ、レー
ザスキャン型プリンタ等が挙げられる。また、プリンタ
の場合、上位装置とのインタフェースとしては、例え
ば、セントロニクスインタフェースが採用できる。

【００２６】また、上位装置からの受信が所定のアドレ
スとして読み出しが可能なマップドＩ／Ｏ回路によって
なされる構成とし、更に、前記ハードウエアロジック回
路が、全てのマップされた領域を転送元アドレスとして
前記分別転送回路に指示できる転送元アドレス指示回路
を有する構成とすれば、前記ハードウエアロジック回路
の付加的な機能として、バッファメモリを含む端末装置
の記憶手段内の所定領域を他の領域にコピーするブロッ
クコピー機能、または所定領域に特定データを書き込む
メモリフィル機能を有させることもできる。尚、マップ
ドＩ／Ｏ回路としては、メモリマップドＩ／Ｏ、Ｉ／Ｏ
マップドＩ／Ｏが存在する。

【００２７】尚、端末装置自身が、インクジェット型プ
リンタであれば、特に大量のコード化イメージデータを
短時間に受信して印刷することが要求されることから、
本発明を適用して特に有用である。

【００２８】

【発明の実施の形態】図１は本発明の一実施形態である
インクジェット型プリンタ２のブロック図を示す。尚、
インクジェット型プリンタ２には記録用のデータを送信
する上位装置としてのホストコンピュータ４が接続され
ている。

【００２９】インクジェット型プリンタ２は、ＣＰＵ
６、ＲＯＭ８、ＲＡＭ１０、操作パネル１２、データ入
出力部１４、印刷機構インターフェース１６、印刷機構
部１８およびシステムバス２０を備えている。ＣＰＵ６
は、データ入出力部１４が出力する受信割込信号にて起
動された受信処理により、データ入出力部１４を介して
ホストコンピュータ４から信号を受信すると、その信号
が文字を表すコードデータであった場合には、そのコー
ドに基づいてＲＯＭ８内に格納されている書体データか
ら該当する文字のパターンを選択してＲＡＭ１０内の印
刷バッファ（バッファメモリに該当）に展開し、そのド
ットパターンを印刷機構インターフェース１６を介して
印刷機構部１８を制御することにより、記録用紙に記録
する。印刷機構部１８はインクジェット式であり、イン
クを各種手段により記録用紙に噴射することにより画像
を記録用紙上に印刷する。また、ＣＰＵ６は前記受信処
理により受信した信号が制御命令であった場合には、そ
の制御命令に応じた制御や設定処理を実行する。

【００３０】また、ホストコンピュータ４からのデータ
がビットマップ形式のイメージデータであると、データ
入出力部１４にて判断された場合（ＣＰＵ６が受信して
いるタイミングではＣＰＵ６の判断でも良い）には、そ
のイメージデータがコード化された、ここでは圧縮され
たイメージデータ（以下、圧縮イメージデータとも表現
する）であるか、圧縮されていない非コード化イメージ
データ（以下、非圧縮イメージデータとも表現する）で
あるかを、データ入出力部１４の受信割込信号により起
動されたＣＰＵ６がその割込処理により判定する。

【００３１】受信データが、圧縮イメージデータであれ
ば、ＣＰＵ６は、データ入出力部１４へ、圧縮方式に対
応した展開処理により圧縮イメージデータを非圧縮イメ
ージデータとしてＲＡＭ１０内の印刷バッファ内に展開
する指示を出力し、また、受信データが非圧縮イメージ
データあれば、そのままＲＡＭ１０内の印刷バッファ内
に書き込ませる指示を出力する。この指示により、デー
タ入出力部１４は、対応する処理をそのハードウエアロ
ジック回路にて行う。このことにより、最終的に印刷機
構部１８にて記録用紙上に受信データの印刷がなされ
る。

【００３２】ここで、データ入出力部１４のハード構成
を図２の回路図に示す。データ入出力部１４は、入出力
インタフェース２１および圧縮データ展開用ハードウエ
アロジック回路２２を備えている。ここで、入出力イン
タフェース２１は、ハンドシェイク処理を、通常は、Ｃ
ＰＵ６の制御によらず単独で実行するハードウエアロジ
ックによる回路である。この入出力インタフェース２１
のハード構成を図３の回路図に示す。

【００３３】入出力インタフェース２１は、メモリマッ
プドＩ／Ｏとして構成されているデータレジスタ（ＤＴ
ＲＧ）２３、ハードビジーセット用フリップフロップ
（Ｈ−ＢＵＳＹＦ／Ｆ）２４、アンドゲート２６、オ
アゲート２８、ビジー信号セット用フリップフロップ３
０、アクノリッジ信号セット用フリップフロップ３２、
アンドゲート３４およびコントロールタイマ３６が備え
られている。

【００３４】入出力インタフェース２１全体の機能はホ
ストコンピュータ４側とのハンドシェイク処理を行うも
のであり、通常は、図４（ａ）のタイミングチャートに
示すごとく、ホストコンピュータ４からデータ信号ＤＡ
ＴＡが出力された後、ホストコンピュータ４からのスト
ローブ信号ＳＴＢ／（本明細書および図面において記号
の最後の「／」はローレベルでアクティブであることを
示す。）がパルス的にアクティブとなることに基づい
て、ビジー信号ＢＵＳＹをアクティブへ反転し、その
後、圧縮データ展開用ハードウエアロジック回路２２ま
たはＣＰＵ６がデータレジスタ２３からデータを読み取
ることにより出力される読取完了信号ＲＥＡＤに伴い、
アクノリッジ信号ＡＣＫ／をパルス的にアクティブとす
ると共に、ビジー信号ＢＵＳＹを非アクティブへ反転さ
せることでホストコンピュータ４から次のデータ送信を
要求する機能を果たすものである。尚、ホストコンピュ
ータ４とのインタフェースは、ここではセントロニクス
インタフェースを使用している。

【００３５】入出力インタフェース２１の各構成の機能
を、ホストコンピュータ４からの信号処理に基づいて説
明する。まず、ホストコンピュータ４から、１バイト分
のデータとして、８ビットパラレル信号がデータ信号Ｄ
ＡＴＡとしてデータレジスタ２３に出力され、更に、ホ
ストコンピュータ４からはストローブ信号ＳＴＢ／がパ
ルス的に出力される。ストローブ信号ＳＴＢ／はハード
ビジーセット用フリップフロップ２４のセット端子Ｓに
入力されているので、その立ち下がりにてラッチ出力が
データレジスタ２３になされて、データレジスタ２３に
入力している８ビットパラレルデータがラッチされる。

【００３６】また、ストローブ信号ＳＴＢ／の立ち下が
りによるハードビジーセット用フリップフロップ２４の
出力は、アンドゲート２６を介して圧縮データ展開用ハ
ードウエアロジック回路２２へ受信割込信号として出力
される。アンドゲート２６は、予め設定されているＣＰ
Ｕ６からの受信割込モードであることを示すハイレベル
信号がアンドゲート２６に出力されているので、ハード
ビジーセット用フリップフロップ２４のアクティブへの
反転はそのまま、圧縮データ展開用ハードウエアロジッ
ク回路２２への受信割込信号として送信される。尚、Ｃ
ＰＵ６から、受信割込モードでなくポーリングモードを
示すローレベル信号が出力されていれば、ホストコンピ
ュータ４からのストローブ信号ＳＴＢ／により、圧縮デ
ータ展開用ハードウエアロジック回路２２へ受信割込信
号が出力されることはない。

【００３７】また、ハードビジーセット用フリップフロ
ップ２４からの同じ出力が、オアゲート２８を介してビ
ジー信号セット用フリップフロップ３０のセット端子Ｓ
に入力されているのでビジー信号セット用フリップフロ
ップ３０をアクティブ状態へ反転させる。したがって、
ホストコンピュータ４へのビジー信号ＢＵＳＹは、反転
してアクティブ状態となる。

【００３８】更に、圧縮データ展開用ハードウエアロジ
ック回路２２への受信割込信号により、後述するごと
く、圧縮データ展開用ハードウエアロジック回路２２自
身あるいはＣＰＵ６がデータレジスタ２３から８ビット
のデータを読み取る処理が行われる。そして、その処理
の最後に、圧縮データ展開用ハードウエアロジック回路
２２またはＣＰＵ６から読取完了信号ＲＥＡＤが出力さ
れる。この読取完了信号ＲＥＡＤはデータレジスタ２３
に入力されてラッチを解除すると共に、ハードビジーセ
ット用フリップフロップ２４のリセット端子Ｒに入力し
て、ハードビジーセット用フリップフロップ２４の出力
をリセットして非アクティブ状態にする。このアクティ
ブ状態から非アクティブ状態への信号の立ち下がりによ
り、オアゲート２８の出力を入力しているコントロール
タイマ３６の３つのタイマＡ、タイマＢ、タイマＣが起
動されてタイマカウントを開始する。タイマＡは所定時
間ｔ０＋ｔ１後にパルス信号をビジー信号セット用フリ
ップフロップ３０のリセット端子Ｒに出力し、ビジー信
号ＢＵＳＹを非アクティブに反転させる。タイマＢは、
所定時間ｔ０後にパルス信号をアクノリッジ信号セット
用フリップフロップ３２のリセット端子Ｒに出力し、ア
クノリッジ信号セット用フリップフロップ３２の出力を
ローレベルとすることにより、アンドゲート３４から出
力されるアクノリッジ信号ＡＣＫ／をアクティブとす
る。タイマＣは、所定時間ｔ０＋ｔ１＋ｔ２後にパルス
信号をアクノリッジ信号セット用フリップフロップ３２
のセット端子Ｓに出力し、アクノリッジ信号セット用フ
リップフロップ３２の出力をハイレベルとすることによ
り、アンドゲート３４から出力されるアクノリッジ信号
ＡＣＫ／を非アクティブとする。

【００３９】したがって、図４（ｂ）のタイミングチャ
ートに示すごとく、時刻Ｔ０にハードビジーセット用フ
リップフロップ２４の出力が立ち下がると、入出力イン
タフェース２１は時刻Ｔ０から所定時間ｔ０後にアクノ
リッジ信号ＡＣＫ／を時間ｔ１＋ｔ２の間、パルス的に
立ち下げ、更に時刻Ｔ０から所定時間ｔ０＋ｔ１後にビ
ジー信号ＢＵＳＹを反転させて非アクティブとする。

【００４０】このアクノリッジ信号ＡＣＫ／のパルスを
受信したホストコンピュータ４は、次のデータ送信が可
能であるとして、前述のごとく、データ信号ＤＡＴＡお
よびストローブ信号ＳＴＢ／を出力し、以後、すべての
データの送信がなされるまで、前述の処理が繰り返され
る。

【００４１】次に、圧縮データ展開用ハードウエアロジ
ック回路２２は、圧縮された受信イメージデータの展開
処理をＣＰＵ６の制御によらず単独で実施し、展開した
データをＲＡＭ１０内の印刷バッファにＤＭＡ転送する
ハードウエアロジックによる回路であり、圧縮されてい
ない受信イメージデータについては、そのままでＲＡＭ
１０内の印刷バッファにＤＭＡ転送している。この圧縮
データ展開用ハードウエアロジック回路２２のハード構
成を図５の回路図に示す。

【００４２】圧縮データ展開用ハードウエアロジック回
路２２は、分別転送回路４０および展開回路４２を備え
ている。分別転送回路４０は、入出力インタフェース２
１からの受信割込信号を受信したタイミングにて、デー
タレジスタ２３から読み取った受信データが、制御命
令、コード文字、圧縮イメージデータおよび非圧縮イメ
ージデータのいずれかであるかを判別し、制御命令であ
る場合にはＣＰＵ６に受信割込を出力して、ＣＰＵ６に
その制御命令をデータレジスタ２３から読み取らせてＣ
ＰＵ６側の制御にまかせる。受信データが圧縮イメージ
データである場合には、その圧縮イメージデータを展開
回路４２に転送して、制御命令を解釈したＣＰＵ６から
の指示により、後述する回路構成にて圧縮イメージデー
タを非圧縮イメージデータとして展開し、ＲＡＭ１０内
に設定された印刷バッファにＤＭＡ転送する。また、受
信データが、非圧縮イメージデータである場合には、制
御命令を解釈したＣＰＵ６からの指示により、展開回路
４２を介して、そのまま印刷バッファにＤＭＡ転送す
る。

【００４３】展開回路４２は、ＣＰＵ６からの指示信号
に基づき、分別転送回路４０から転送されたイメージデ
ータが、圧縮イメージデータである場合は非圧縮イメー
ジデータに展開して印刷バッファにＤＭＡ転送し、非圧
縮イメージデータである場合はそのまま印刷バッファに
ＤＭＡ転送する。

【００４４】展開回路４２は、前述の機能を実現させる
ため、例えば、コード化方式切替回路４４、ＤＭＡ転送
回路４６、データ転送量規定回路４８および同一データ
転送回路５０を備えている。尚、この構成以外でも、前
述の機能を実現させることができ、展開回路４２はこの
構成に限るものではない。

【００４５】コード化方式切替回路４４は、受信データ
内の制御命令を解釈したＣＰＵ６が送信して来た指示命
令である圧縮モード信号に基づいて、対応する圧縮モー
ドにてデータを展開するように他の構成、特にデータ転
送量規定回路４８および同一データ転送回路５０に制御
信号あるいは設定信号を出力する。ＤＭＡ転送回路４６
は、ホストコンピュータ４からの受信データ内に含まれ
る印刷対象となるデータを印刷バッファにＤＭＡ転送す
る。データ転送量規定回路４８は、受信データ内に含ま
れるデータ転送量規定データに基づいて、ＤＭＡ転送回
路４６が印刷バッファに転送するデータ転送量を規定す
る。同一データ転送回路５０は、受信データ内に含まれ
る繰り返し転送回数データに基づいて、ＤＭＡ転送回路
４６に、印刷バッファに対して同一データを繰り返し転
送させる。このことにより、圧縮イメージデータを展開
することが可能となる。

【００４６】圧縮データ展開用ハードウエアロジック回
路２２の機能について、具体的な例で説明する。ホスト
コンピュータ４からの受信データが、ランレングス（Ru
n-Length）方式にて圧縮されたデータであった場合、最
初にホストコンピュータ４からは、データが、ランレン
グス方式の圧縮データを送信するとの制御命令信号が送
信されて来るので、その制御命令信号の際に、分別転送
回路４０の判断により、ＣＰＵ６に受信割込信号を出力
する。このため、ＣＰＵ６はデータレジスタ２３から制
御命令を読み込んで、圧縮モードをランレングス方式で
あると決定する。尚、ここで、ホストコンピュータ４か
ら送信されて来るランレングス方式にて圧縮されたデー
タは、次の式１に表す形式にて送信されて来るものとす
る。

【００４７】

【数１】

【００４８】ここで、コマンドＧは、ｎ１，ｎ２の次に
圧縮データが送信されることを意味し、ｎ１，ｎ２は、
「ｎ２×２５６＋ｎ１」の計算により、圧縮された元デ
ータの長さ（バイト数）を示している。［ｃ０ｄ０］
［ｃ１ｄ１］［ｃ２ｄ２］ … は、数値ｃ０，
…（＞０）と１バイト印刷データ（出力対象データに該
当）ｄ０，…との組を表し、元データにおいて印刷デー
タｄ０，…がそれぞれｃ０，…バイト連続していること
を意味している。

【００４９】以下、ランレングス方式の場合の圧縮デー
タ展開用ハードウエアロジック回路２２内の処理を、次
の（１）〜（１３）の記述にて説明する。（１）．コード化方式切替回路４４に対して、式１のデ
ータ送信前に、ホストコンピュータ４から送信された制
御命令にて圧縮モードを決定したＣＰＵ６は、圧縮モー
ド信号としてランレングス方式を表すモード「１」を出
力するので、コード化方式切替回路４４は、このモード
「１」をメモリに保持する。このモードのセットによ
り、以下の各回路機能において、ランレングス方式の圧
縮データを展開するように切替えられる。また、この圧
縮モード信号の前または後に、ＣＰＵ６からは、ＤＭＡ
転送のための転送先アドレスを送信して来るので、ＤＭ
Ａ転送回路４６は、そのアドレス、この場合は、ＲＡＭ
１０内の印刷バッファに書き込むアドレスを、転送先の
書き込みアドレスtaddrsとしてセットする。更に、ＣＰ
Ｕ６からは、１ワード読込を指示する制御フラグ信号が
送信されて来るので、その指示命令もコード化方式切替
回路４４内のフラグにセットされる。

【００５０】（２）．次に、ＣＰＵ６を介さない、圧縮
データ展開用ハードウエアロジック回路２２によるデー
タの受信が開始されて、まず、制御フラグに従って、分
別転送回路４０がデータレジスタ２３から２回読み込ん
で、１ワード（２バイト）分のデータを得る。

【００５１】すなわち、分別転送回路４０がデータレジ
スタ２３から１バイト（前記式１のｎ１に該当）読み込
んで、データ転送量規定回路４８内の所定の１ワード分
の第１カウンタメモリの下位バイトに書き込み、更にデ
ータレジスタ２３から１バイト（前記式１のｎ２に該
当）読み込んで同じ第１カウンタメモリの上位バイトに
書き込む。

【００５２】（３）．次に、コード化方式切替回路４４
にて、１ワード読み込みモードを指示していた制御フラ
グをクリアして、デフォルトの１バイト読み込みモード
に戻る。（４）．ここで、前記第１カウンタメモリの内容が
「０」であれば、圧縮データ展開用ハードウエアロジッ
ク回路２２側の処理は終了して、再度、分別転送回路４
０の受信データの内容の判定処理に戻る。

【００５３】（５）．次に、データレジスタ２３から１
バイト（式１のｃ０，…に該当）を読み込んで、１ワー
ドの第２カウンタメモリの下位バイトに書き込み、上位
バイトに「０」を書き込む。（６）．次に、コード化方式切替回路４４にて、制御フ
ラグにＤＭＡ転送モードと繰り返し書き込みモードを設
定する。このことにより、以下の処理が可能となる。

【００５４】（７）．次に、第１カウンタメモリをデク
リメントし、「０」ならば、圧縮データ展開用ハードウ
エアロジック回路２２側の処理は終了して、再度、分別
転送回路４０の受信データの内容の判定処理に戻る。（８）．次に、データレジスタ２３から１バイト（式１
のｄ０，…に該当）を読み込む処理が行われる。

【００５５】（９）．次に、その１バイトを転送先の書
き込みアドレスtaddrsが指示しているアドレスに書き込
む。すなわち、ＲＡＭ１０の印刷バッファ内の書き込み
位置にＤＭＡ転送により転送して書き込む。（１０）．次に、転送先の書き込みアドレスtaddrsをイ
ンクリメントして、次の書き込みアドレスを指示させ
る。

【００５６】（１１）．次に、第１カウンタメモリをデ
クリメントし、「０」ならば、圧縮データ展開用ハード
ウエアロジック回路２２側の処理は終了して、再度、分
別転送回路４０の受信データの内容の判定処理に戻る。（１２）．次に、第２カウンタメモリをデクリメント
し、「０」または正ならば（９）から繰り返す。

【００５７】（１３）．（１２）のデクリメントの結
果、第２カウンタメモリが負の場合は、制御フラグをク
リアして（５）から繰り返す。圧縮データ展開用ハード
ウエアロジック回路２２はこのように機能することによ
り、ランレングス方式にて送信されて来る圧縮イメージ
データを、ＣＰＵ６の処理に依らずに展開し、かつ印刷
バッファに書き込むことができる。

【００５８】例えば、「４Ａ６Ｘ１Ｂ３Ｑ」という８バ
イトのランレングス方式の圧縮データは、「ＡＡＡＡＸ
ＸＸＸＸＸＢＱＱＱ」と１４バイトのデータに展開され
る。次に、ホストコンピュータ４からの受信データが、
ティフ（Ｔｉｆｆ）方式にて圧縮されたデータであった
場合、最初にホストコンピュータ４からは、データが、
ティフ方式の圧縮データを送信するとの制御命令信号が
送信されて来るので、その制御命令信号の際に、分別転
送回路４０の判断により、ＣＰＵ６に受信割込信号を出
力する。このため、ＣＰＵ６はデータレジスタ２３から
制御命令を読み込んで、圧縮モードをティフ方式である
と決定する。尚、ここで、ホストコンピュータ４から送
信されて来るティフ方式にて圧縮されたデータは、次の
式２に表す形式にて送信されて来るものとする。

【００５９】

【数２】

【００６０】ここで、コマンドＧ，ｎ１，ｎ２は前述の
ごとくであり、［ｃ０ｄ０］［ｃ１ｄ１］は、１
バイトの数値ｃ０，…（＜０）と１バイト印刷データ
（出力対象データに該当）ｄ０，…との組を表し、元デ
ータにおいて印刷データｄ０，…がそれぞれ−ｃ０，…
バイト繰り返されていることを意味している。［ｅ０ｆ
０ｆ１ … ｆｅ０］は、１バイトの数値ｅ０，…
（＞０）とその同じバイト数の印刷データ列（出力対象
データに該当）「ｆ０ｆ１ … ｆｅ０」，…との組
を表し、ｅ０，…バイト分はそれぞれ印刷データ列「ｆ
０ｆ１ … ｆｅ０」，…そのものであることを意味
している。

【００６１】以下、ティフ方式の場合の圧縮データ展開
用ハードウエアロジック回路２２内の処理を、次の
（１）〜（１１）の記述にて説明する。（１）．コード化方式切替回路４４に対して、式２のデ
ータ送信前に、ホストコンピュータ４から送信された制
御命令にて圧縮モードを決定したＣＰＵ６は、圧縮モー
ド信号としてティフ方式を表すモード「２」を出力する
ので、コード化方式切替回路４４は、このモード「２」
をメモリに保持する。このモードのセットにより、以下
の各回路機能において、ティフ方式の圧縮データを展開
するように切替えられる。また、この圧縮モード信号の
前または後に、ＣＰＵ６からは、ＤＭＡ転送のための転
送先アドレスを送信して来るので、ＤＭＡ転送回路４６
は、そのアドレス、この場合は、ＲＡＭ１０内の印刷バ
ッファに書き込むアドレスを、転送先の書き込みアドレ
スtaddrsとしてセットする。更に、ＣＰＵ６からは、１
ワード読込の指示する制御フラグ信号が送信されて来る
ので、その指示命令もコード化方式切替回路４４内のフ
ラグにセットされる。

【００６２】（２）．次に、ＣＰＵ６を介さない、圧縮
データ展開用ハードウエアロジック回路２２によるデー
タの受信が開始されて、まず、制御フラグに従って、分
別転送回路４０がデータレジスタ２３から２回読み込ん
で、１ワード（２バイト）分のデータを得る。

【００６３】すなわち、分別転送回路４０がデータレジ
スタ２３から１バイト（前記式２のｎ１に該当）読み込
んで、データ転送量規定回路４８内の所定の１ワード分
の第１カウンタメモリの下位バイトに書き込み、更にデ
ータレジスタ２３から１バイト（前記式２のｎ２に該
当）読み込んで同じ第１カウンタメモリの上位バイトに
書き込む。

【００６４】（３）．次に、コード化方式切替回路４４
にて、１ワード読み込みモードを指示していた制御フラ
グをクリアして、デフォルトの１バイト読み込みモード
に戻る。（４）．ここで、前記第１カウンタメモリの内容が
「０」であれば、圧縮データ展開用ハードウエアロジッ
ク回路２２側の処理は終了して、再度、分別転送回路４
０の受信データの内容の判定処理に戻る。

【００６５】（５）．次に、データレジスタ２３から１
バイト（式２のｃ０，…またはｅ０，…に該当）を読み
込んで、その値が負ならば、その補数を１ワードの第２
カウンタメモリの下位バイトに書き込み、上位バイトに
「０」を書き込み、更に、制御フラグにＤＭＡ転送モー
ドと繰り返し書き込みモードを設定する。

【００６６】また、値が正ならば、その値を１ワードの
第３カウンタメモリの下位バイトに書き込み、上位バイ
トに「０」を書き込み、更に、制御フラグにＤＭＡ転送
モードを設定する。（６）．次に、第１カウンタメモリをデクリメントし、
「０」ならば、圧縮データ展開用ハードウエアロジック
回路２２側の処理は終了して、再度、分別転送回路４０
の受信データの内容の判定処理に戻る。

【００６７】（７）．次に、データレジスタ２３から１
バイト（式２のｄ０，…またはｆ０，…に該当）を読み
込む処理が行われる。（８）．次に、その１バイトを転送先の書き込みアドレ
スtaddrsが指示しているアドレスに書き込む。すなわ
ち、印刷バッファ内の書き込み位置にＤＭＡ転送により
転送して書き込む。

【００６８】（９）．次に、転送先の書き込みアドレス
taddrsをインクリメントして、次の書き込みアドレスを
指示させる。（１０）．次に、第１カウンタメモリをデクリメント
し、「０」ならば、圧縮データ展開用ハードウエアロジ
ック回路２２側の処理は終了して、再度、分別転送回路
４０の受信データの内容の判定処理に戻る。

【００６９】（１１）．次に、繰り返し書き込みモード
がセットされている場合は、第２カウンタメモリをデク
リメントし、「０」または正ならば（８）から繰り返
し、負ならば制御フラグをクリアして（５）から繰り返
す。繰り返し書き込みモードがセットされていない場合
は、第３カウンタメモリをデクリメントし、「０」また
は正ならば（７）から繰り返し、負ならば制御フラグを
クリアして（５）から繰り返す。

【００７０】圧縮データ展開用ハードウエアロジック回
路２２はこのように機能することにより、ティフ方式に
て送信されて来る圧縮イメージデータを、ＣＰＵ６の処
理に依らずに展開し、かつ印刷バッファに書き込むこと
ができる。例えば、「−４Ａ−６Ｘ４ＢＱＲＳ」という
９バイトのティフ方式の圧縮データは、「ＡＡＡＡＸＸ
ＸＸＸＸＢＱＲＳ」と１４バイトのデータに展開され
る。

【００７１】次に、ホストコンピュータ４からの受信デ
ータが、ティフ方式を変形した方式（便宜上、拡張ティ
フ方式と呼ぶ）にて圧縮されたデータであった場合、最
初にホストコンピュータ４からは、データが、拡張ティ
フ方式の圧縮データを送信するとの制御命令信号が送信
されて来るので、その制御命令信号の際に、分別転送回
路４０の判断により、ＣＰＵ６に受信割込信号を出力す
る。このため、ＣＰＵ６はデータレジスタ２３から制御
命令を読み込んで、圧縮モードを拡張ティフ方式である
と決定する。尚、ここで、ホストコンピュータ４から送
信されて来る拡張ティフ方式にて圧縮されたデータは、
次の式３に表す形式にて送信されて来るものとする。

【００７２】

【数３】

【００７３】ここで、コマンドＧ，ｎ１，ｎ２は前述の
ごとくであり、［ｃ０１ｃ０２ｄ０］［ｃ１１ｃ
１２ｄ１］は、１バイト目の数値ｃ０１，…、２バイ
ト目の数値ｃ０２，ｃ１２，…、および１バイト印刷デ
ータ（出力対象データに該当）ｄ０，…との組を表し、
元データにおいて印刷データｄ０，…がそれぞれ（ｃ０
１＆７ｆＨ）×２５６＋ｃ０２，…バイト繰り返さ
れていることを意味している。［ｅ０１ｅ０２ｆ０
ｆ１ … ｆｅ１２］は、１バイト目の数値ｅ０１，
…、２バイト目の数値ｅ０２，…、およびｅ０１，ｅ０
２から得られる値と同じバイト数の印刷データ列（出力
対象データに該当）「ｆ０ｆ１ …ｆｅ１２」，…と
の組を表し、ｅ０１×２５６＋ｅ０２から得られるバイ
ト分は印刷データ列「ｆ０ｆ１ … ｆｅ１２」，…
そのものであることを意味している。すなわち、前記テ
ィフ方式とは異なり、使用できる数値の桁数が２バイト
で表され、くり返しの場合はそのうち下位の１５ビット
を用い、データ列の場合は１６ビット用いる。

【００７４】以下、拡張ティフ方式の場合の圧縮データ
展開用ハードウエアロジック回路２２内の処理を、次の
（１）〜（１３）の記述にて説明する。（１）．コード化方式切替回路４４に対して、式３のデ
ータ送信前に、ホストコンピュータ４から送信された制
御命令にて圧縮モードを決定したＣＰＵ６は、圧縮モー
ド信号として拡張ティフ方式を表すモード「３」を出力
するので、コード化方式切替回路４４は、このモード
「３」をメモリに保持する。このモードのセットによ
り、以下の各回路機能において、拡張ティフ方式の圧縮
データを展開するように切替えられる。また、この圧縮
モード信号の前または後に、ＣＰＵ６からは、ＤＭＡ転
送のための転送先アドレスを送信して来るので、ＤＭＡ
転送回路４６は、そのアドレス、この場合は、ＲＡＭ１
０内の印刷バッファに書き込むアドレスを、転送先の書
き込みアドレスtaddrsとしてセットする。更に、ＣＰＵ
６からは、１ワード読込の指示する制御フラグ信号が送
信されて来るので、その指示命令もコード化方式切替回
路４４内のフラグにセットされる。

【００７５】（２）．次に、ＣＰＵ６を介さない、圧縮
データ展開用ハードウエアロジック回路２２によるデー
タの受信が開始されて、まず、制御フラグに従って、分
別転送回路４０がデータレジスタ２３から２回読み込ん
で、１ワード（２バイト）分のデータを得る。

【００７６】すなわち、分別転送回路４０がデータレジ
スタ２３から１バイト（前記式３のｎ１に該当）読み込
んで、データ転送量規定回路４８内の所定の１ワード分
の第１カウンタメモリの下位バイトに書き込み、更にデ
ータレジスタ２３から１バイト（前記式３のｎ２に該
当）読み込んで同じ第１カウンタメモリの上位バイトに
書き込む。

【００７７】（３）．次に、コード化方式切替回路４４
にて、１ワード読み込みモードを指示していた制御フラ
グをクリアして、デフォルトの１バイト読み込みモード
に戻る。（４）．ここで、前記第１カウンタメモリの内容が
「０」であれば、圧縮データ展開用ハードウエアロジッ
ク回路２２側の処理は終了して、再度、分別転送回路４
０の受信データの内容の判定処理に戻る。

【００７８】（５）．次に、データレジスタ２３から１
バイト（式３のｃ０１，ｃ１１，…またはｅ０１，…に
該当）を読み込んで、その値がＭＳＢ＝１ならば、その
下位７ビットを１ワードの第２カウンタメモリの上位バ
イトに書き込み、更に、制御フラグに繰り返し書き込み
モードを設定する。

【００７９】また、読み込んだ値がＭＳＢ＝０ならば、
その値をそのまま、１ワードの第３カウンタメモリの上
位バイトに書き込み、更に、制御フラグの内、繰り返し
書き込みモードの設定をクリアする。（６）．次に、第１カウンタメモリをデクリメントし、
「０」ならば、圧縮データ展開用ハードウエアロジック
回路２２側の処理は終了して、再度、分別転送回路４０
の受信データの内容の判定処理に戻る。

【００８０】（７）．次に、データレジスタ２３から１
バイト（式３のｃ０２，ｃ１２，…またはｅ０２，…に
該当）を読み込む処理が行われる。ここで、制御フラグ
に繰り返し書き込みモードが設定されていれば、この１
バイトは第２カウンタメモリの下位バイトに書き込ま
れ、制御フラグに繰り返し書き込みモードが設定されて
いなければ、この１バイトは第３カウンタメモリの下位
バイトに書き込まれる。そして、制御フラグにＤＭＡ転
送モードを設定する。

【００８１】（８）．次に、第１カウンタメモリをデク
リメントし、「０」ならば、圧縮データ展開用ハードウ
エアロジック回路２２側の処理は終了して、再度、分別
転送回路４０の受信データの内容の判定処理に戻る。（９）．次に、データレジスタ２３から１バイト（式３
のｄ０，ｄ１，…またはｆ０，…に該当）を読み込む処
理が行われる。

【００８２】（１０）．次に、その１バイトを転送先の
書き込みアドレスtaddrsが指示しているアドレスに書き
込む。すなわち、印刷バッファ内の書き込み位置にＤＭ
Ａ転送により転送して書き込む。（１１）．次に、転送先の書き込みアドレスtaddrsをイ
ンクリメントして、次の書き込みアドレスを指示させ
る。

【００８３】（１２）．次に、第１カウンタメモリをデ
クリメントし、「０」ならば、圧縮データ展開用ハード
ウエアロジック回路２２側の処理は終了して、再度、分
別転送回路４０の受信データの内容の判定処理に戻る。（１３）．次に、繰り返し書き込みモードがセットされ
ている場合は、第２カウンタメモリをデクリメントし、
「０」または正ならば（１０）から繰り返し、負ならば
制御フラグをクリアして（５）から繰り返す。

【００８４】繰り返し書き込みモードがセットされてい
ない場合は、第３カウンタメモリをデクリメントし、
「０」または正ならば（９）から繰り返し、負ならば制
御フラグをクリアして（５）から繰り返す。圧縮データ
展開用ハードウエアロジック回路２２はこのように機能
することにより、拡張ティフ方式にて送信されて来る圧
縮イメージデータを、ＣＰＵ６の処理に依らずに展開
し、かつ印刷バッファに書き込むことができる。

【００８５】尚、ホストコンピュータ４からの受信デー
タが、圧縮されていないイメージデータであった場合、
制御命令を解釈したＣＰＵ６からは圧縮モード「０」が
送信されて来るので、圧縮データ展開用ハードウエアロ
ジック回路２２では、受信データの１バイト読み込み、
その１バイトの転送先の書き込みアドレスtaddrsへのＤ
ＭＡ転送、および書き込みアドレスtaddrsのインクリメ
ントの各処理が、受信データの終了まで繰り返される。

【００８６】圧縮データ展開用ハードウエアロジック回
路２２は、一例として、分別転送回路４０と展開回路４
２とで構成され、更に展開回路４２はコード化方式切替
回路４４、ＤＭＡ転送回路４６、データ転送量規定回路
４８および同一データ転送回路５０にて構成されている
として、圧縮データ展開用ハードウエアロジック回路２
２全体の処理機能を前述したごとくの記述により表し
た。勿論、このような回路４０〜５０にとらわれる必要
はなく、前述した機能を有する回路であればいかなる回
路の組合わせでも良い。

【００８７】圧縮データ展開用ハードウエアロジック回
路２２は、実際にはアンドゲート、オアゲート、ノアゲ
ート、ナンドゲート、ノットゲート、フリップフロッ
プ、マルチプレクサ等の回路素子を組合わせた単数また
は複数のＬＳＩから構成されるものであり、当業者であ
れば、前述した各機能の記述に基づき、容易に実現でき
る。

【００８８】また、前述した圧縮データ展開用ハードウ
エアロジック回路２２の機能の記述をＨＤＬ（Hardware
Description Language）により記述して、自動的にハ
ードウエア回路を設計することも可能である（「特集
実践的ＨＤＬシステム設計入門」『インターフェース』
１９９５年７月号ＣＱ出版株式会社）。入出力インタ
フェース２１についても、ＨＤＬにより自動的に設計し
たものとすることもできる。

【００８９】前述したごとく、インクジェット型プリン
タ２とホストコンピュータ４との間の通信処理に関し
て、本インクジェット型プリンタ２におけるＣＰＵ６
は、圧縮イメージデータの展開処理を行わず、書き込み
先のアドレスセット、圧縮モードのセットあるいは制御
フラグセット等の、圧縮データ展開用ハードウエアロジ
ック回路２２における初期設定のみを行い、その後の実
際の展開処理は圧縮データ展開用ハードウエアロジック
回路２２にすべて任せているので、ＣＰＵ６に過剰な負
担がかかることがない。したがって、大量のイメージデ
ータを受信してそのイメージを高速に印刷しなくてはな
らないインクジェット型プリンタ２においても、高価な
高速ＣＰＵを採用しなくても、十分に対処することがで
きる。しかも、圧縮データ展開用ハードウエアロジック
回路２２は、高速なＣＰＵを採用するよりも低コストで
済み、コスト的にも有利となる。

【００９０】更に、本インクジェット型プリンタ２のＣ
ＰＵ６は、データの受信においても割込信号をＣＰＵ６
自身が受けた場合に初めてデータの受信をするのであ
り、通常のハンドシェイク処理も、すべて入出力インタ
フェース２１のハードウエアロジック回路にて実現され
ている。特に、ハンドシェイクのための各所定時間のタ
イミングの計測は、コントロールタイマ３６内の各タイ
マＡ，Ｂ，Ｃによりなされているので、どのように厳し
い時間測定条件であっても、まったくＣＰＵ６に負担が
かかることがない。

【００９１】したがって、エラー処理や特別な処理以外
では、印刷処理の間は、ＣＰＵ６は、実質的にハンドシ
ェイク処理も圧縮データ展開処理も実施していないの
で、高速ＣＰＵを用いる必要がまったくなく、本インク
ジェット型プリンタ２のように、大量のイメージデータ
を受信して高速に処理しなくてはならない場合にも、安
価なＣＰＵにて対応することが可能となる。勿論、ハン
ドシェイク処理を行う入出力インタフェース２１の回路
は図３に示したごとく、比較的簡易であり、圧縮データ
展開用ハードウエアロジック回路２２とともに採用して
も、ＣＰＵを高速化するほどのコストアップにはならな
い。

【００９２】尚、コントロールタイマ３６内の各タイマ
Ａ，Ｂ，Ｃからパルスが出力されるタイマカウント値は
可変とされており、ＣＰＵ６からの条件設定信号に基づ
き、任意に変更することができ、センタビジー方式、ア
ウトビジー方式、インビジー方式、あるいは７−５ビジ
ー方式に設定することができる。

【００９３】また、必要に応じてＣＰＵ６から出力され
るアクノリッジトリガー信号により、タイマＢ，Ｃに対
して直接、起動信号を送信して、起動させても良いし、
また、コントロールタイマ３６に対するＣＰＵ６からの
起動ではなく、アクノリッジ信号セット用フリップフロ
ップ３２の出力を受けるアンドゲート３４に対して、プ
ログラムや操作パネル１２からの操作あるいはホストコ
ンピュータ４側からのコマンドに基づいて、ＣＰＵ６か
ら出力されるソフトアクノリッジ信号ＡＣＫ／により、
必要に応じてホストコンピュータ４へアクノリッジ信号
ＡＣＫ／を出力しても良い。同じく、ハードビジーセッ
ト用フリップフロップ２４の出力を受けているオアゲー
ト２８についても、プログラムや操作パネル１２からの
操作あるいはホストコンピュータ４側からのコマンドに
基づいて、ＣＰＵ６から出力されるソフトビジー信号に
より、必要に応じてホストコンピュータ４に対するビジ
ー信号ＢＵＳＹをアクティブにしても良い。

【００９４】また、ハードビジーセット用フリップフロ
ップ２４は、ストローブ信号ＳＴＢ／が立ち下がったタ
イミングで動作して、出力を反転すると共に、データレ
ジスタ２３をラッチしたが、ハードビジーセット用フリ
ップフロップ２４は、ＣＰＵ６からのストローブエッジ
選択信号により、ストローブ信号ＳＴＢ／の立ち下がり
で動作するか、立ち上がりで動作するかを設定すること
ができる。

【００９５】また、ビジー信号セット用フリップフロッ
プ３０の出力はシステムバス２０を介して、ＣＰＵ６が
読み取ることが可能であることから、ＣＰＵ６は必要に
応じて、入出力インタフェース２１が独立して実施して
いるハンドシェイク処理の状態をチェックすることがで
き、必要に応じてその状態の検出結果を制御に利用する
ことができる。勿論、ＣＰＵ６は、アンドゲート３４が
出力するアクノリッジ信号ＡＣＫ／も読み取ることによ
り、更に、詳細にハンドシェイク処理の状態をチェック
しても良い。

【００９６】［その他］また、圧縮データ展開用ハード
ウエアロジック回路２２は、データレジスタ２３のアド
レスのみが読み取れるように分別転送回路４０内に読み
取りアドレスが設定してあったが、この読み取りアドレ
スを書き替え可能とし、全てのマップされた領域を転送
元アドレスとして分別転送回路４０に指示できる転送元
アドレス指示回路を圧縮データ展開用ハードウエアロジ
ック回路２２内に設けても良い。また、特別に転送元ア
ドレス指示回路を設けなくても、ＣＰＵ６の設定信号に
より、読み取りアドレスを書き替えても良い。勿論、Ｃ
ＰＵ６が転送元アドレス指示回路に指示して必要なデー
タのブロック転送をさせても良い。

【００９７】このことにより、圧縮データ展開用ハード
ウエアロジック回路２２は、マップされた領域に存在す
るメモリ間のブロックコピー機能、また所定領域に特定
データを書き込むメモリフィル機能を有する回路として
も利用することができるので、そのハードウエアロジッ
ク回路としての高速性から、更にＣＰＵ６の処理を補助
することができる。

【００９８】分別転送回路４０あるいはＣＰＵ６は、受
信処理が割込起動されると、データレジスタ２３にてラ
ッチされている８ビットデータをそのまま読み込んでい
たが、システムバス２０とデータレジスタ２３との間
に、受信データのＭＳＢ／ＬＳＢ反転（すなわちＭＳＢ
とＬＳＢとを入れ替える）させる回路、あるいは受信デ
ータの１／０反転（すなわちビットが１であれば０と
し、０であれば１とする）させる回路を備えて、分別転
送回路４０やＣＰＵ６の指示に応じて起動したり、起動
せずに受信データをそのまま取り込むようにしても良
い。

【００９９】前述した実施形態では、ＣＰＵ６から出力
されるアクノリッジトリガー信号によりタイマＢ，Ｃに
対して直接、起動信号を送信しても起動可能としていた
が、更にタイマＡについても、ＣＰＵ６から出力される
アクノリッジトリガー信号により直接起動させても良
い。

【０１００】尚、前述した実施形態では、ハンドシェイ
ク処理もハードウエアロジック回路にて実行していた
が、ＣＰＵ６によるハンドシェイク処理であっても良
い。

【図面の簡単な説明】

【図１】本発明の一実施形態であるインクジェット型
プリンタのブロック図である。

【図２】データ入出力部のハード構成を示す回路図で
ある。

【図３】入出力インタフェースのハード構成を示す回
路図である。

【図４】入出力インタフェースとホストコンピュータ
とのハンドシェイク処理を示すタイミングチャートであ
る。

【図５】圧縮データ展開用ハードウエアロジック回路
のハード構成の回路図である。

【符号の説明】

２…インクジェット型プリンタ４…ホストコンピ
ュータ６…ＣＰＵ８…ＲＯＭ１０…ＲＡＭ１２
…操作パネル１４…データ入出力部１６…印刷機構インターフェ
ース１８…印刷機構部２０…システムバス２１…入
出力インタフェース２２…圧縮データ展開用ハードウエアロジック回路２３…データレジスタ４０…分別転送回路４２
…展開回路４４…コード化方式切替回路４６…ＤＭＡ転送回路４８…データ転送量規定回路５０…同一データ転送
回路

Claims

【特許請求の範囲】

【請求項１】上位装置からデータを受信し、ＣＰＵによ
るソフトウエアロジックを主体として動作する端末装置
であって、前記上位装置から受信したデータに含まれるコード化イ
メージデータを非コード化イメージデータに展開する処
理を、ハードウエアロジック回路により実行することを
特徴とする端末装置。
【請求項２】前記ハードウエアロジック回路が、コード
化イメージデータを非コード化イメージデータに展開し
前記ＣＰＵを介さずにバッファメモリに転送する展開回
路を備えることを特徴とする請求項１記載の端末装置。
【請求項３】前記上位装置より受信するデータが、少な
くとも制御命令、コード化イメージデータおよび非コー
ド化イメージデータの３種類であり、前記ハードウエアロジック回路が、更に、前記上位装置より受信したデータが、少なくとも制御命
令、コード化イメージデータおよび非コード化イメージ
データの３種類のいずれかであるかを判別し、制御命令
である場合にはその命令を前記ＣＰＵに読み取らせ、コ
ード化イメージデータである場合にはそのコード化イメ
ージデータを前記展開回路に転送し、非コード化イメー
ジデータである場合には前記ＣＰＵを介さずに前記バッ
ファメモリに転送する分別転送回路を備えることを特徴
とする請求項２記載の端末装置。
【請求項４】前記展開回路が、前記ＣＰＵからの指示に基づいて、コード化イメージデ
ータを非コード化イメージデータに展開する複数のコー
ド化方式を切り替えるコード化方式切替回路を備えるこ
とを特徴とする請求項２または３記載の端末装置。
【請求項５】前記展開回路が、前記上位装置から受信したデータに含まれる出力対象デ
ータをバッファメモリにＤＭＡ転送するＤＭＡ転送回路
と、前記上位装置から受信したデータに含まれるデータ転送
量規定データに基づいて、前記ＤＭＡ転送回路が前記バ
ッファメモリに転送するデータ転送量を規定するデータ
転送量規定回路と、前記上位装置から受信したデータに含まれる繰り返し転
送回数データに基づいて、前記ＤＭＡ転送回路に、前記
バッファメモリに対して同一データを繰り返し転送させ
る同一データ転送回路と、を備えることにより、コード化イメージデータとしての
圧縮データを展開する機能を有することを特徴とする請
求項４記載の端末装置。
【請求項６】前記上位装置からの受信が所定のアドレス
として読み出しが可能なマップドＩ／Ｏ回路によってな
されると共に、更に、前記ハードウエアロジック回路が、全てのマップ
された領域を転送元アドレスとして前記分別転送回路に
指示できる転送元アドレス指示回路を備えることによ
り、前記ハードウエアロジック回路が、前記バッファメモリ
を含む端末装置の記憶手段内の所定領域を他の領域にコ
ピーするブロックコピー機能、または所定領域に特定デ
ータを書き込むメモリフィル機能を有することを特徴と
する請求項３記載の端末装置。
【請求項７】前記バッファメモリに格納されたデータを
印刷する印刷機構を有することによりプリンタとして構
成されたことを特徴とする請求項２〜６のいずれか記載
の端末装置。
【請求項８】端末装置自身が、インクジェット型プリン
タである請求項７記載の端末装置。