JPS6162187A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPS6162187A JPS6162187A JP59183991A JP18399184A JPS6162187A JP S6162187 A JPS6162187 A JP S6162187A JP 59183991 A JP59183991 A JP 59183991A JP 18399184 A JP18399184 A JP 18399184A JP S6162187 A JPS6162187 A JP S6162187A
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- line memories
- image signals
- image signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、画像をイメージセンサなどの順次走査によっ
て読取った画信号に対し２次元フィルタ処理を施して特
徴抽出や画質の改番なとを行う画像処理装置忙関するも
のである。
て読取った画信号に対し２次元フィルタ処理を施して特
徴抽出や画質の改番なとを行う画像処理装置忙関するも
のである。
従来、イメージセンナ等によって原画から読取った画信
号に対し２次元フィルタ処理を施丁ことにより、原画の
特徴抽出や、再生画質の改善を行うことができることが
知られている。
号に対し２次元フィルタ処理を施丁ことにより、原画の
特徴抽出や、再生画質の改善を行うことができることが
知られている。
ところが、従来の画像処理装置は、例えば水平方向に３
画素垂直方向に３画素から成るフィルタリング操作マト
リクスを用いて２次元フィルタ処理を施す場合、第６図
に示すように、３本の水平走査ラインに対応したライン
メモリ１〜３に３うイン分の画信号Ｇ４曹込んだ後、そ
の画信号をフィルタリング操作マトリクスの画素数に対
応して各水平走査ライ／毎に３画素ずつ１１１次読出し
、この合計９画素分の画信号をフィルタリング操作マト
リクスの各画素に対応して設けられたラッチ４〜１２に
一時記憶させ、このラッチ４〜１２の出力信号に基づい
て２次元フィルタ処理を演算回路１３で行うように構成
されていた。このため、次の３ライン分の画信号Ｇに対
する２次元フィルタ処理を行うに際し、演′Ｘ回路１３
は次の３ライン分の画信号Ｇがラインメモリ１〜３に書
込まれるまで待機しなければならず、こ、の待機時間の
分だけ処理速度が遅くなるという欠点があった。
画素垂直方向に３画素から成るフィルタリング操作マト
リクスを用いて２次元フィルタ処理を施す場合、第６図
に示すように、３本の水平走査ラインに対応したライン
メモリ１〜３に３うイン分の画信号Ｇ４曹込んだ後、そ
の画信号をフィルタリング操作マトリクスの画素数に対
応して各水平走査ライ／毎に３画素ずつ１１１次読出し
、この合計９画素分の画信号をフィルタリング操作マト
リクスの各画素に対応して設けられたラッチ４〜１２に
一時記憶させ、このラッチ４〜１２の出力信号に基づい
て２次元フィルタ処理を演算回路１３で行うように構成
されていた。このため、次の３ライン分の画信号Ｇに対
する２次元フィルタ処理を行うに際し、演′Ｘ回路１３
は次の３ライン分の画信号Ｇがラインメモリ１〜３に書
込まれるまで待機しなければならず、こ、の待機時間の
分だけ処理速度が遅くなるという欠点があった。
〔発明がｙｓ決しようとする問題点コ
本発明は、以上のような欠点に艦みなされたもので、そ
の目的は２次元フィルタ処理をさらに高速で行うことが
できる画像処理装置を提供することにある。
の目的は２次元フィルタ処理をさらに高速で行うことが
できる画像処理装置を提供することにある。
〔問題点を解決するための手段Ｓよび作用〕本発明は、
フィルタリング操作マ） ＩＪクスの垂直方向の画素ｎ
ＶＣｉ応したｎ（ｎ≧２）個のラインメモリのほかに、
１水平走査ライン分の画イキ号を記憶する少くとも１個
のラインメモリを付加、し、ｎｆｌｆｆのラインメモリ
に記憶された画信号な読出して２次元フィルタ処理を行
っている間忙残余のラインメモリに次の走査ライン上の
画信号？：書込んでＳくよう忙したものである。
フィルタリング操作マ） ＩＪクスの垂直方向の画素ｎ
ＶＣｉ応したｎ（ｎ≧２）個のラインメモリのほかに、
１水平走査ライン分の画イキ号を記憶する少くとも１個
のラインメモリを付加、し、ｎｆｌｆｆのラインメモリ
に記憶された画信号な読出して２次元フィルタ処理を行
っている間忙残余のラインメモリに次の走査ライン上の
画信号？：書込んでＳくよう忙したものである。
以下、図示する実施例に基づき本発明の詳細な説明する
。
。
第１１には本発明の一実施例を示すブロック図であって
、この実施例はｉ！２図に示すように、３×３のフィル
タリング操作マトリクスを用いて注目画素（１，ｊンの
周囲の画素（１−１，ｊ＋１）〜（１＋１．ｊ−１）の
画信号とにより注目画素。
、この実施例はｉ！２図に示すように、３×３のフィル
タリング操作マトリクスを用いて注目画素（１，ｊンの
周囲の画素（１−１，ｊ＋１）〜（１＋１．ｊ−１）の
画信号とにより注目画素。
（１，ｊ）の断たな画信号σ（１、Ｊ ）Ｙ求める場合
のも０であり・全体として４′イア分０画信
１．．１号を記憶する４個のラインメモリ加〜乙が投げ
られ、原画の水平走査によって得られた１水平走査ライ
ン当りＭ（Ｍ＞ｍ）画素から成る画信号は水平走査ライ
ン単位でこれらのラインメモリ四〜ｎにバッファ回路２
４−２７４’介して書込まれる。この場合、バッファ自
路勢〜ｎはメモリ制御回路２８によって１水平走査ライ
ン毎に順次能動状態に制御され、例えばｍｃｍ−１）ラ
イン目の画信号Ｇ（ｎ−１３はラインメモリ加に、第ｎ
ライン目の画信号Ｇ （ｎｌはラインメモリ２１に、ま
た第（ｎ＋１）ライン目の画信号Ｇ（ｎ＋１）はライン
メモリｎ忙書込まれる。さらに、第（ｎ＋２）ライン目
の画信号Ｇ （ｎ＋２ ）は、ラインメモリ２３忙書込
まれる。このとき、＠（ｎ−１）ライン目〜第（ｎ＋１
）ライン目までの３ライン分の画信号Ｇ（ｎ−１）〜Ｇ
（ｎ＋１）の書込みが終了するとラインメモリ２０〜２
２はメモリ？［ｉＪ＃回路列によって同時に読出し状態
に制御され、これらのラインメモリ九〜乙に記憶された
１ライン当りＭ画素の画信号がフィルタリング操作マト
リクスの水平方向の画素数に対応して３画素単位でその
水平方向の注目画素位ｔ′４ｔ１画素ずつずらしながら
読出される。
のも０であり・全体として４′イア分０画信
１．．１号を記憶する４個のラインメモリ加〜乙が投げ
られ、原画の水平走査によって得られた１水平走査ライ
ン当りＭ（Ｍ＞ｍ）画素から成る画信号は水平走査ライ
ン単位でこれらのラインメモリ四〜ｎにバッファ回路２
４−２７４’介して書込まれる。この場合、バッファ自
路勢〜ｎはメモリ制御回路２８によって１水平走査ライ
ン毎に順次能動状態に制御され、例えばｍｃｍ−１）ラ
イン目の画信号Ｇ（ｎ−１３はラインメモリ加に、第ｎ
ライン目の画信号Ｇ （ｎｌはラインメモリ２１に、ま
た第（ｎ＋１）ライン目の画信号Ｇ（ｎ＋１）はライン
メモリｎ忙書込まれる。さらに、第（ｎ＋２）ライン目
の画信号Ｇ （ｎ＋２ ）は、ラインメモリ２３忙書込
まれる。このとき、＠（ｎ−１）ライン目〜第（ｎ＋１
）ライン目までの３ライン分の画信号Ｇ（ｎ−１）〜Ｇ
（ｎ＋１）の書込みが終了するとラインメモリ２０〜２
２はメモリ？［ｉＪ＃回路列によって同時に読出し状態
に制御され、これらのラインメモリ九〜乙に記憶された
１ライン当りＭ画素の画信号がフィルタリング操作マト
リクスの水平方向の画素数に対応して３画素単位でその
水平方向の注目画素位ｔ′４ｔ１画素ずつずらしながら
読出される。
−万、残余のラインメモリルは、この間薔き込み状態に
！ＩＩ ＃され、ｉ（ｎ＋２）ライン目の１面イ言号Ｇ
（ｎ＋２）が書込まれる。
！ＩＩ ＃され、ｉ（ｎ＋２）ライン目の１面イ言号Ｇ
（ｎ＋２）が書込まれる。
このようなメモリ制御は、注目画素の取直方向の画素位
置が次の走査ラインに移った場合にも同様に行われる。
置が次の走査ラインに移った場合にも同様に行われる。
すなわち、注目画素の水平走査ラインが第ｎライン目に
移った場合、ラインメモリ加に記憶された第（ｎ−１）
ライン目の画信号は消去され、新たＫＭＣｎ＋３）ライ
ン目の画信号がメモリ制御回路あの制御によって書込ま
れ、今度はラインメモリ２】〜おが同時にα出し状態に
宙制御される。丁なわち、４個のラインメモ１７２０〜
お。
移った場合、ラインメモリ加に記憶された第（ｎ−１）
ライン目の画信号は消去され、新たＫＭＣｎ＋３）ライ
ン目の画信号がメモリ制御回路あの制御によって書込ま
れ、今度はラインメモリ２】〜おが同時にα出し状態に
宙制御される。丁なわち、４個のラインメモ１７２０〜
お。
はそのうち３個が同時読出し状態に割イ呻され、残余の
１つは新たな水平走査ラインにおける画信号が記憶され
るように制御される。
１つは新たな水平走査ラインにおける画信号が記憶され
るように制御される。
そこで、このようにして循環的に画信号の摺：込みが行
なわれるラインメモリ加〜るのデータ入出カラインには
、読出し状態にある３個のラインメモリの画信号出力を
フィルタリング操作マトリクスの各画素に対応して設け
られたランチ４〜１２に供給するセレクタ四、３１が設
げられ、メモ！Ｊ ＋ＵＩ制御回路間の１曲１卸によっ
て読出し状態にある３１固のラインメモリの画信号出力
がラッチ４〜１２に記憶され、このラッチ４〜１２に記
憶された９画素分の画信号に基づき注目画素（ｔｉｊ）
の新たな画信号Ｇ’（１，ｊ）が演算回路１３によって
求められる。
なわれるラインメモリ加〜るのデータ入出カラインには
、読出し状態にある３個のラインメモリの画信号出力を
フィルタリング操作マトリクスの各画素に対応して設け
られたランチ４〜１２に供給するセレクタ四、３１が設
げられ、メモ！Ｊ ＋ＵＩ制御回路間の１曲１卸によっ
て読出し状態にある３１固のラインメモリの画信号出力
がラッチ４〜１２に記憶され、このラッチ４〜１２に記
憶された９画素分の画信号に基づき注目画素（ｔｉｊ）
の新たな画信号Ｇ’（１，ｊ）が演算回路１３によって
求められる。
この新たな画信号σ（１＋ｊ）は、
によって算出される。但し、＠（１１式にぢいて、ｅｉ
、ｊはフィルタ係数である。
、ｊはフィルタ係数である。
このように、フィルタリング操作マトリクスを構成する
水平方向の走査ラインより多くのラインメモリを付加し
、演算回路１３のフィルタ処理時間内に次の走査ライン
にオケる画信号を前もって記憶させてぢくことにより、
演算回路１３はフィルタ処理を運矩して行うことができ
、ＭＸＮ画素の画信号のフィルタ処理を高速で終了させ
ることができる。この場合、演算回路１３の待機時間は
９画素分の画信号をラインメモリから読取るまでのアク
セスタイムに止められる。
水平方向の走査ラインより多くのラインメモリを付加し
、演算回路１３のフィルタ処理時間内に次の走査ライン
にオケる画信号を前もって記憶させてぢくことにより、
演算回路１３はフィルタ処理を運矩して行うことができ
、ＭＸＮ画素の画信号のフィルタ処理を高速で終了させ
ることができる。この場合、演算回路１３の待機時間は
９画素分の画信号をラインメモリから読取るまでのアク
セスタイムに止められる。
第３図は１本発明の他の実施例を示すブロック図である
。この実施例は、３×３のフィルタリング操作マトリク
スの９画素のうち注目ｌｌｌ！ｉ′ｉ素の４方向の画素
の画信号に対するフィルタ係数が第４図（ａｌに示すよ
うに設定されたラプラシアンフィルタを用い高空間周彼
域で劣化した輪郭などの画信号を復元する場合のもので
、ラインメモリ冗〜２３゜バッファ回路潤〜ｎ、メ七り
制御回路２８およびセレクタ２９〜３１は第１図と同様
に構成されて〜）る。
。この実施例は、３×３のフィルタリング操作マトリク
スの９画素のうち注目ｌｌｌ！ｉ′ｉ素の４方向の画素
の画信号に対するフィルタ係数が第４図（ａｌに示すよ
うに設定されたラプラシアンフィルタを用い高空間周彼
域で劣化した輪郭などの画信号を復元する場合のもので
、ラインメモリ冗〜２３゜バッファ回路潤〜ｎ、メ七り
制御回路２８およびセレクタ２９〜３１は第１図と同様
に構成されて〜）る。
但し、＠ｌ囚と異なる点は、演算回路１３を加算器１３
０、シフタ１３１Ｓよび１３２．インノ９−タ１３３．
加算器１３４で構成し、ラッテ５の出力に得られる画素
い、ｊ＋１）の画信号Ｇ （１、Ｊ ＋ １ ） ＋ラ
ッチ７の出力に得られる画素（１−１，ｊ）の画信号Ｇ
（１−１、ｊ ）、５ｙｆ９Ｆ）出力ＶＣ得られ゛る画
素（１＋１．ｊ）の画信号Ｇ（ｉ＋１．ｊ）。
０、シフタ１３１Ｓよび１３２．インノ９−タ１３３．
加算器１３４で構成し、ラッテ５の出力に得られる画素
い、ｊ＋１）の画信号Ｇ （１、Ｊ ＋ １ ） ＋ラ
ッチ７の出力に得られる画素（１−１，ｊ）の画信号Ｇ
（１−１、ｊ ）、５ｙｆ９Ｆ）出力ＶＣ得られ゛る画
素（１＋１．ｊ）の画信号Ｇ（ｉ＋１．ｊ）。
ラッチｌ】の出力に得られる画素（ｔ、ｊ−１）の画信
号Ｇ（１，ｊ−１）を加Ｘ器１３０でカロ算しだ染シフ
タ１３１にＳいて下位ビット側へ２ビツトシフトし Ｇ’＝’（Ｇ（ｉ、ｊ＋１）＋Ｇ（ｉ−１，ｊ）十Ｇ（
１＋１．ｊ）＋Ｇ（１，ｊ−１） の画イざ号Ｇ“ を慢、さらにこの画信号Ｇ“ をイン
バータ１３３によってその極性を反転させ、画信号−Ｇ
”Ｙ形成し、一方ラツチ８の出力に得られる画信号Ｇ（
１，ｊ）’にシフタ１３２によって上位ビット側へ１ビ
ツトシフトし、 Ｇ＃′＝２・Ｇ（ｉ 、 ｊ ） の画信号Ｇ−ｌｉｔ形成し、これらの画信号Ｇ’、Ｇ“
を加算器１３４で加算することにより、輪郭の強調され
た画信号Ｇ′を取り出すようにしたことである。
号Ｇ（１，ｊ−１）を加Ｘ器１３０でカロ算しだ染シフ
タ１３１にＳいて下位ビット側へ２ビツトシフトし Ｇ’＝’（Ｇ（ｉ、ｊ＋１）＋Ｇ（ｉ−１，ｊ）十Ｇ（
１＋１．ｊ）＋Ｇ（１，ｊ−１） の画イざ号Ｇ“ を慢、さらにこの画信号Ｇ“ をイン
バータ１３３によってその極性を反転させ、画信号−Ｇ
”Ｙ形成し、一方ラツチ８の出力に得られる画信号Ｇ（
１，ｊ）’にシフタ１３２によって上位ビット側へ１ビ
ツトシフトし、 Ｇ＃′＝２・Ｇ（ｉ 、 ｊ ） の画信号Ｇ−ｌｉｔ形成し、これらの画信号Ｇ’、Ｇ“
を加算器１３４で加算することにより、輪郭の強調され
た画信号Ｇ′を取り出すようにしたことである。
この場合、画信号Ｇは第５図（ａｌに示すようなタイミ
ングで入力され、この画信号Ｇは薦５１１Ｎ（ｂ＋に示
すようなタイミングの曹込みパルスＷＰによってライン
メモリ加〜Ｚ３に％込まれ、その画信号Ｇは第５図［ｃ
ｌに示すようなタイミングで読出される。
ングで入力され、この画信号Ｇは薦５１１Ｎ（ｂ＋に示
すようなタイミングの曹込みパルスＷＰによってライン
メモリ加〜Ｚ３に％込まれ、その画信号Ｇは第５図［ｃ
ｌに示すようなタイミングで読出される。
さらに、ラインメモリ加〜田から読出された画信号Ｇは
第５１ａ（ｄｌｌｃ示すようなタイミングのラッチ／ぞ
ルスＬＰによってラッチ４〜１１に一時記憶され、演算
回路１３からは第５囚（６１忙示すようなタイミングで
注目画素（ｔ＊、ｊ）に関する新たな画信号Ｇ′が出力
される。
第５１ａ（ｄｌｌｃ示すようなタイミングのラッチ／ぞ
ルスＬＰによってラッチ４〜１１に一時記憶され、演算
回路１３からは第５囚（６１忙示すようなタイミングで
注目画素（ｔ＊、ｊ）に関する新たな画信号Ｇ′が出力
される。
このように、３２４７分の画信号のフィルタ処理を竹っ
ている間に次のラインの画信号を別のラインメモリに書
込んでＳくことにより、全体のフィルタ処理を短時間で
終了させることができる。
ている間に次のラインの画信号を別のラインメモリに書
込んでＳくことにより、全体のフィルタ処理を短時間で
終了させることができる。
なｇ％第１図ＳよびｆＥ３図の実施例に輝いては、ライ
ンメモリをデータ入出力端子が共通のものを用いている
ため、ラッチ４〜１２との間にセレクタ２９〜３１Ｙ必
要としているが、データ入出力端子が別々に分離してい
る場合にはセレクタ２９〜３１ヲ省略することができる
。
ンメモリをデータ入出力端子が共通のものを用いている
ため、ラッチ４〜１２との間にセレクタ２９〜３１Ｙ必
要としているが、データ入出力端子が別々に分離してい
る場合にはセレクタ２９〜３１ヲ省略することができる
。
以上の説明から明ら力・なように不発明は、フイ・ルタ
リング操作マトリクスの重置方向の画素Ｕに対応したｎ
（ｎ≧２）個のラインメモリのほかに、１水平走査ライ
ン分の画信号、な記憶する少くとも１個のラインメモリ
を付加し、ｎ個のラインメモリに記憶された画信号ｆ！
：読出して２次元フィルタ処理を行っている間に残余の
ラインメモリに次の走査ライン上の画信号を書込んでお
くようにしたため、フィルタ処理を行う演算回路の待ち
時間をフィルタリング操作マｌ−リクヌの画素に対応す
る画信号の胱出し時間内に止めることができ、２次元フ
ィルタ処理をさらに高速で行うことができるという効果
がある。
リング操作マトリクスの重置方向の画素Ｕに対応したｎ
（ｎ≧２）個のラインメモリのほかに、１水平走査ライ
ン分の画信号、な記憶する少くとも１個のラインメモリ
を付加し、ｎ個のラインメモリに記憶された画信号ｆ！
：読出して２次元フィルタ処理を行っている間に残余の
ラインメモリに次の走査ライン上の画信号を書込んでお
くようにしたため、フィルタ処理を行う演算回路の待ち
時間をフィルタリング操作マｌ−リクヌの画素に対応す
る画信号の胱出し時間内に止めることができ、２次元フ
ィルタ処理をさらに高速で行うことができるという効果
がある。
４．１面のＦＭ車な説明
Ｍ１図は本・発明の一実施例を示すブロック図、第２図
は第１図の実施例に用いるフィルタリング操作マトリク
スを示″１０、第３内は不発明の他の実施例を示すブロ
ック囚％第４図は第３因の実施例に用いるラプラシアン
フィルタを示す図、第５図は第４図の実施例の動作を説
明するためのタイムチャート、第６囚は従来装置の構成
を示すブロック脂である。
は第１図の実施例に用いるフィルタリング操作マトリク
スを示″１０、第３内は不発明の他の実施例を示すブロ
ック囚％第４図は第３因の実施例に用いるラプラシアン
フィルタを示す図、第５図は第４図の実施例の動作を説
明するためのタイムチャート、第６囚は従来装置の構成
を示すブロック脂である。
１〜３ 、２０−２３・・・ラインメモリ、４〜１２・
・・ラッチ、１３・・・演算回路、ツ〜ｎ・・・バッフ
ァ回路、２９〜３１・・、セレクタ、１３Ｑ 、 １３
４・・・加算器、１３１ 、１３２・・・シフタ、１３
３・・・インバータ。
・・ラッチ、１３・・・演算回路、ツ〜ｎ・・・バッフ
ァ回路、２９〜３１・・、セレクタ、１３Ｑ 、 １３
４・・・加算器、１３１ 、１３２・・・シフタ、１３
３・・・インバータ。
Claims (1)
- 順次走査によつて読取つたｎ（ｎ≧２）本の水平走査ラ
イン上の画信号を記憶するｎ個のラインメモリと、水平
方向がｍ（ｍ≧２）個、垂直方向がｎ個の画素から成る
フィルタリング操作マトリクスに対応した画信号を前記
ラインメモリから順次読出して２次元フィルタ処理を施
す演算手段とを備えた画像処理装置において、前記ｎ個
のラインメモリのほかに１水平走査ライン分の画信号を
記憶するラインメモリを少くとも１個付加したうえ、こ
れらのラインメモリのうちｎ個のラインメモリに時間的
に連続したｎ本の水平走査ライン上の画信号を書込んだ
後読出し状態とし、前記フィルタリング操作マトリクス
に対応した画素数の画信号を順次読出して前記演算手段
に供給すると共に、残余のラインメモリには次の走査ラ
イン上の画信号を記憶させる制御を行うメモリ制御回路
を設けて成る画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183991A JPS6162187A (ja) | 1984-09-03 | 1984-09-03 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183991A JPS6162187A (ja) | 1984-09-03 | 1984-09-03 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6162187A true JPS6162187A (ja) | 1986-03-31 |
Family
ID=16145402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59183991A Pending JPS6162187A (ja) | 1984-09-03 | 1984-09-03 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6162187A (ja) |
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| JPS63201788A (ja) * | 1987-02-17 | 1988-08-19 | Sony Corp | 画像デ−タ切り出し回路 |
| WO2006048981A1 (ja) * | 2004-11-01 | 2006-05-11 | Niigata Seimitsu Co., Ltd. | 画像処理装置 |
| JP2008015565A (ja) * | 2006-06-30 | 2008-01-24 | Nec Electronics Corp | 画像処理回路および画像処理システムならびに画像処理方法 |
| JP2008017044A (ja) * | 2006-07-04 | 2008-01-24 | Fuji Xerox Co Ltd | 画像処理装置、画像形成装置およびプログラム |
| US11347430B2 (en) | 2019-07-08 | 2022-05-31 | Canon Kabushiki Kaisha | Operation processing apparatus that executes hierarchical calculation, operation processing method, and non-transitory computer-readable storage medium |
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| JPS59143473A (ja) * | 1983-02-04 | 1984-08-17 | Seiko Instr & Electronics Ltd | ドツト補間式画像処理装置 |
-
1984
- 1984-09-03 JP JP59183991A patent/JPS6162187A/ja active Pending
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