JPS6174457A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数画素を含むブロックを対象として復元す
るデータ復元回路の出力信号をブロックラインメモリに
書込み、そのブロックラインメモリからの読出比ツノ信
号を記録部へ転送して画像記録を行わせる画像処理回路
に於いて、ブロックラインメモリを有効に利用できるよ
うに、書込み及び読出しを制御するメモリ制御方式に関
するものである。

〔従来の技術〕

ファクシミリ受信部に於ける画像処理回路は、例えば、
第５図に示すように、データ復元回路１と、ブロックラ
インメモリ回路２と、記録部３とから構成されているも
のである。データ復元回路１は、受信圧縮データを復元
する為のものであり、データ圧縮方式が、複数画素を含
むブロックを対象とした場合、受信圧縮データをブロッ
ク単位で復元出力することになる。このブロック単位の
復元データは、ブロックラインメモリ回路２に加えられ
る。

ブロックラインメモリ回路２は、■データ復元回路１か
らの不規則な復元データの入力に対して、記録部３へは
一定速度でデータを転送するように、データを一時蓄積
するバッファ機能と、■ブロック単位から通常のライン
に従ったデータ順序とする為の入出力順序を変換する機
能と、■データ復元回路１がエラーを発生した場合に、
そのエラーに影響のあるブロックラインを、前のブロッ
クラインに置換するエラー復帰機能とを有するものであ
る。

又記録部３は、静電記録方式や怒熱記録方式等の記録方
式に従った構成を有し、ブロックラインメモリ回路２か
ら一定速度で転送されるデータに従って画像記録が行わ
れるものである。

第６図はブロック及びブロックラインの説明図であり、
ＬＯＩ、ＬＯ２，ＬＯ３，・・・は奇数ライン、ＬＥｌ
、ＬＥ２．ＬＥ３．　　・・・は偶数ライン、ＢＬＩ、
ＢＬ２．ＢＬ３．　　・・・はブロックライン、ＢＫｌ
、ＢＫ２．ＢＫ３．　　・・・はブロック番号であり、
奇数ラインと偶数ラインとの２ラインでブロックライン
を構成する場合を示し、又２×４画素が１ブロツクを構
成する場合を示すものである。

例えば、４×４のディザマトリクスを用いたディザ画像
データを、パターン予測符号化方式等によりデータ圧縮
処理を行った場合、２×４画素を１ブロツクとして、デ
ータ圧縮処理を行うことになるから、受信圧縮データを
復元する場合に、前述のように、２×４画素を１ブロツ
クとした復元データが得られることになる。

データ復元回路１からは、例えば、第７図に示すように
、ブロックラインＢＬｉのブロック番号ＢＫＩ、ＢＫ２
．ＢＫ３．　　・・・のブロック単位で復元データが出
力されて、ブロックラインメモリ回路２に人力される。

ブロックラインメモリ回路２では、ブロック単位で入力
されたデータを蓄積しておいて、奇数ラインＬＯ４のブ
ロック番号ＢＫＩ、ＢＫ２．ＢＫ３．　　・・・の順序
で奇数ラインＬＯ４の最終ブロック番号まで出力し、そ
の後、偶数ラインＬＥｉに移行して、その先頭からブロ
ック番号ＢＫＩ、ＢＫ２．ＢＫ３．　　・・・の順序で
出力し、記録部３に転送して画像記録を行わせることに
なる。

第８図は従来のブロックラインメモリ回路のブロック図
であり、４，５．１３はレジスタ（ＲＥＧ）、６．７は
デマルチプレクサ（ＤＭＰＸ）、８〜１１はラインメモ
リ　（ＬＭ）　、１２はマルチプレクサ（ＭＰＸ）であ
る。このブロックラインメモリ回路の前段のデータ復元
回路１からの復元データは、奇数ラインデータＬＯＤと
偶数ラインデータＬＥＤとに分かれて、それぞれレジス
タ４．５にラッチされる。

奇数ラインデータＬＯＤは、デマルチプレクサ６によっ
て奇数ラインメモリ８．９に振り分けられ、又偶数ライ
ンデータＬＥＤは、デマルチプレクサ７によって偶数ラ
インメモリ１０’、１１に振り分けられる。奇数ライン
メモリ８，９の何れか一方が書込動作の時、他方が読出
動作となり、偶数ラインメモリ１０．１１もその何れか
一方が書込動作の時、他方が読出動作となる。読出動作
によって読出されたデータは、マルチプレクサ１２を介
してレジスタ１３にラッチされ、再生画像データＰＤと
して記録部３へ転送される。

第９図は前述の従来のブロックラインメモリ回路の動作
タイミング説明図であり、ｆａｒ〜（ｄ）は、奇数ライ
ンメモリ８，９と偶数ラインメモリ１０゜１１との書込
動作Ｗと読出動作Ｒとを示す。まず、（ａ）、　（ｃｌ
に示すように、時刻ｔ１に奇数ラインメモリ８と偶数ラ
インメモリ１０との書込動作Ｗが開始されて、データ復
元回路ｌからの奇数ラインデータＬＯＤと偶数ラインデ
ータＬＥＤとが同時に書込まれる。時刻ｔ２にその書込
みが終了すると、（ｂｌ、　（ｄ）に示すように、奇数
ラインメモリ９と偶数ラインメモリ１１とが書込動作Ｗ
を開始し、又（ａｌに示すように、奇数ラインメモリ８
が読出動作Ｒとなり、時刻ｔ３で読出動作Ｒが終了する
と、（Ｃ）に示すように、偶数ラインメモリ１０が読出
動作Ｒとなる。以下同様にして、時刻ｔ３〜ｔ８では、
ラインメモリ８〜１１の選択により復元されたブロック
単位のデータの書込みが行われた後、ライン順による読
出しが行われて、一定速度の画像データとして記録部３
へ転送され、画像データに従った記録が行われる。

又時刻ｔ２〜む４間で、奇数ラインメモリ８及び偶数ラ
インメモリ１０からの一定速度のデータ読出しが行われ
、その読出しが終了するまでの間に、時刻ｔ２〜ｔ３’
間で示すように、奇数ラインメモリ９及び偶数ラインメ
モリ１１の書込動作Ｗが終了している必要がある。従っ
て、ブロックラインメモリ回路２としては、１ブロツク
ライン分のバッファ能力しかないことになる。

第１Ｏ図は、データ復元回路１に於いてエラーが発生し
た場合に、エラーに影響のあるブロックラインを、前の
ブロックラインで置換するエラー復帰動作のタイミング
説明図であり、時刻ｔｌｌ〜ｔ１９はラインデータ出力
の区切りを示すものである。

時刻Ｌ１２′に、奇数、偶数ラインメモリ９゜■１の書
込動作Ｗ中に、データエラーが検出されたとすると、そ
れらのラインメモリ９，１１のデータは正常ではないの
で、奇数、偶数ラインメモリ８，１０に残っている前の
ブロックラインのデータを、時刻ｔ１３〜ｔ１７にわた
って繰り返し読出することにより、エラー・ブロックラ
インに対して置換することになる。又データ復元回路１
ではエラー復帰処理を行い、正常なデータが時刻ｔ１３
°〜ｔ１５゛に出力されて、奇数１偶数ラインメモリ９
，１１に書込まれると、時刻ｔ１７からそのデータの読
出しが行われるので、正常状態に復帰することになる。

従って、エラー発生により、エラー・プロ・ツクライン
の直前のブロックラインのデータにより、２ブロツクラ
イン分の置換が行われることになる。

〔発明が解決しようとする問題点〕

ブロックラインメモリ回路２に於いては、バッファ能力
が１ブロツクライン分であるから、エラー復帰時に於い
て、直ちに通常動作に戻ることができないものであった
。即ち、第１０図に於いて、時刻ｔ１５°にエラー復帰
後の最初の奇数、偶数ラインメモリ９．１１に対する正
常なデータの書込動作Ｗが終了しても、偶数ラインメモ
リ１０の読出動作Ｒが、時刻ｔ１７に於いて終了した後
でないと、奇数ラインメモリ９を読出動作Ｒとして、正
常なデータの読出しを行わせることができないものであ
った。

又解像度が低い程、ブロックラインメモリ回路の使用効
率か低下するものであり、又解像度に関係なく１ブロツ
クラインのバッファ能力しかないものであった。例えば
、第１１図に於いて、原稿サイズを８４判、解像度を４
．８，１２．１６　Ｃ本／ｍｍ）（１００，２００，３
００，４００Ｃドツト／インチ〕）とし、解像度１６　
〔本／　ｍ　ｍ〕に合わせて、ラインメモリの容量を１
０２４Ｘ４ビツト構成とした場合のラインメモリ８，１
０（９，１１）の使用効率を示し、（ａｌは、解像度４
〔本／ｍｍ）　　（１０２４（ドツト／ライン〕）の場
合を示し、ラインメモリ８．１０　（９，１１）の使用
領域は、０〜０ＦＦＦの固定の領域であって、ブロック
ライン対応のデータの書込み及び読出しは、０〜０ＦＦ
Ｆの領域内に於いてのみ実行されるものである。従って
、全体のＯ〜３　ＦＦＦの１／４の領域を使用するに過
ぎないことになり、使用効率が低いものであった。

又（ｂ）は解像度８　（本／ｍｍ）　　（２０４８（ド
ツト／ライン〕）の場合を示し、ラインメモリ８゜１０
　　（９，１１）の使用領域は、０〜Ｉ　ＦＦＦの固定
の領域どなるので、全体の１／２の領域を使用するに過
ぎないものとなる。又（Ｃ）は解像度１２〔本／ｍｍ）
　　（３０７２（ドツト／ライン〕）の場合を示し、ラ
インメモリ８．１０　　（９，１１）の使用領域は、０
〜２ＦＦＦの固定の領域となるので、０〜３ＦＦＦの領
域の３／４の領域を使用することになる。

又（ｄ）は解像度１６〔本／ｍｍ）　　（，４０９６（
ドツト／ライン〕）の場合を示し、この解像度に対応し
た容量を有する場合についてのものであるから、１００
％の使用効率となる。

前述のように、解像度に関係なくｌブロック９４７分の
バッファ能力しかなく、且つ解像度対応の固定のアドレ
ス範囲で書込み及び読出しを行うものであるから、解像
度を低くする程、ラインメモリの使用効率が低下するも
のであった。

本発明は、前述の従来の欠点を改善することを目的とす
るものである。

〔問題点を解決するための手段〕

本発明のメモリ制御方式は、ファクシミリのデータ復元
回路で復元された画像データを記録部に加える為のブロ
ックラインメモリを制御するメモリ制御方式に於いて、
ワード単位で書込動作と読出動作とを交互に行うことが
できる複数のラインメモリと、ラインメモリの書込動作
と読出動作とを制御する制御回路とを設け、ブロックラ
インを構成するライン対応の複数のラインメモリに対し
て前記データ復元回路で復元されたブロックデータをワ
ード単位で書込み、且つ順次選択されたラインメモリか
らワード単位でデータを読出して記録部へ転送し、又デ
ータ復元回路に於けるエラー検出によって、エラー・プ
ロ・ツクラインのデータの代わりに、その直前のブロッ
クラインのデータを読出して、記録部へ転送するもので
ある。

〔作用〕

データ復元回路で復元されたブロックデータをブロック
ライン対応のラインメモリに同時に書込み、順次選択さ
れたラインメモリから読出して記録部へ転送して、一定
速度の画像データとし、書込動作と読出動作とが重なる
場合は、ワード単位で書込みと読出しと交互に行い、ラ
インメモリの全アドレスに対して書込みと読出しとを行
うように制御するものである。又データ復元回路に於け
るエラー検出によって、エラー・ブロックラインのデー
タの代わりに、その直前のプロ・ツクラインのデータを
読出して、エラー・ブロックのデータに置換して、記録
部へ転送するものである。

〔実施例〕

以下図面を参照して、本発明の実施例について詳細に説
明する。

第１図は本発明の実施例のブロック図であり、２１．２
２．２６はレジスタ（ＲＥＧ）　、２３゜２４はライン
メモリ　（ＬＭｌ、ＬＭ２）、２５はマルチプレクサ（
ＭＰＸ）　、２７は書込アドレス制御回路（ＷＡＤ）　
、２８は読出アドレス制御回路、２９は制御回路である
。データ復元回路からの奇数ラインデータＬ　Ｏ’Ｄは
レジスタ２１にラッチされ、偶数ラインデータＬ’Ｅ’
Ｄはレジスタ２２にラッチされる。

ラインメモリ２３．２４は−、ワード単位で書込みと読
出しとを交互に行うことができるファスト・イン・ファ
スト・アウトＣＦＩＦＯ）形式のメモリであり、これら
のラインメモリ２３．２４から読出されたデータは、マ
ルチプレクサ２５を介してレジスタ２６にラッチされて
、記録部へ画像データＰＤとして転送される。

又制御回路２９は、データ復元回路からのブロックデー
タの復元終了信号ＤＤ及びエラー検出信号ＥＲが加えら
れ、ラインメモリ２３．２４の書込アドレス信号を出力
する書込アドレス制御回路２７と、ラインメモリ２３．
２４の読出アドレス信号、読出制御信号及びマルチプレ
クサ２５の切換制御信号を出力する読出アドレス制御回
路２８とを有するものである。

書込アドレス制御回路２７は、データ復元回路から−の
復元終了信号ＤＤにより書込アドレスの歩進を開始して
、１ワ一ド分の歩進を行うもので、レジスタ２１．２２
にランチされた奇数ラインデータＬＯＤと偶数ラインデ
ータＬＥＤとをワード単位で、ラインメモリ２３．２４
に書込むアドレス信号を出力し、ラインメモリ２３．２
４の全アドレスに対してデータの書込みを行うように制
御するものである。又データ復元回路からのエラー検出
信号Ｅ−Ｒが加えられた時は、書込アドレス信号の出力
を中止して、ラインメモリ２３．２４の書込動作を停止
させ、データ復元回路が正常になって、復元終了信号Ｄ
Ｄから加えられた時に、エラー・ブロックライン対応の
領域の先頭アドレスから書込アドレス信号の歩進を開始
して、ラインメモリ２３．２４に奇数ラインデータＬＯ
Ｄと偶数ラインデータＬＥＤとの書込みを行わせるもの
である。

又読出アドレス制御回路２８は、連続的に歩進し、ライ
ンメモリ２３．２４の全アドレスに対して読出制御を行
うことができる読出アドレス信号を出力する手段と、１
９４７分のデータの読出終了毎に、ラインメモリ２３．
２４の何れか一方を読出動作とする制御信号及びマルチ
プレクサ２５の切換制御信号を出力する手段と、データ
復元回路からのエラー検出信号ＥＲにより、その直前の
ブロックラインのデータを再度読出すように前記読出ア
ドレス信号を制御する手段とを備えており、読出アドレ
ス信号の出力手段としては、例えば、クロックを連続的
にカウントするカウンタと、そのカウンタのカウント内
容をデコードして読出アドレス信号とするデコーダとに
より構成することが可能であり、又マルチプレクサ２５
の切換制御信号は、そのカウンタの一部の出力段の出力
信号を利用して形成することができる。

データ復元回路により復元されたブロックデータは、奇
数ラインデータＬＯＤと偶数ラインデータＬＥＤとして
レジスタ２１．２２にそれぞれラッチされ、又デー゛夕
復元回路からのブロックデータの復元終了信号Ｄ　’Ｄ
により書込アドレス制御回路２７からの書込アドレス信
号が歩進され、その書込アドレス信号に従って、レジス
タ２１．２２にラッチされたデータがラインメモリ２３
．２４に書込まれる。又読出アドレス制御回路２８から
の制御信号により、例えば、ラインメモリ２３が読出動
作になると、マルチプレクサ２５はラインメモリ２３か
ら読出されたデータを選択出力するように切換制御され
る。このラインメモリ２３から１ライン分のデータが読
出されると、制御信号によりラインメモリ２４が読出動
作となるように制御され、且つマルチプレクサ２５はラ
インメモリ２４から読出されたデータを選択出力するよ
うに切換制御される。

例えば、ラインメモリ２３が読出動作となっている時に
、データ復元回路からのブロックデータが入力されると
、書込アドレス信号により１ワ一ド分のデータの書込み
が行われ、又読出アドレス信号により１ワ一ド分のデー
タの読出しが行われ、これが交互に行われることになる
。従って、書込動作中のラインメモリから既に書込まれ
たデータを読出すことができ、一定速度の画像データＰ
Ｄを記録部へ転送することができる。

第２図は本発明の実施例の動作、タイミング説明図であ
り、解像度８（本／ｍｍ）（２０４８（ドツト／ライン
〕）で、ラインメモリ２３．２４が４ブロックライン分
の容量を有する場合についてのものである。同図に於い
て、（ａ）、　ｆｂ）はラインメモリ２３の書込動作及
び読出動作、（Ｃ１，（ｄｌはラインメモリ２４の書込
動作及び読出動作を示し、時刻ｔ１から、ラインメモリ
２３．２４に対して、データ復元回路で復元されたブロ
ックラインＢＬ１のデータの書込みが開始される。

時刻Ｌ２でこのブロックラインＢＬＩのデータの書込み
が終了すると、ラインメモリ２３からブロックラインＢ
ＬＩを構成する奇数ラインＬＯＩのデータの読出しが開
始される。又時刻ｔ２から時刻ｔ３’まで、次のブロッ
クラインＢＬ２の書込み行われる。従って、ラインメモ
リ２３では、書込みと読出しとがワード単位で交互に行
われることになる。

時刻ｔ３で１ライン分の読出しが終了すると、ラインメ
モリ２４からブロックラインＢＬＩを構成する偶数ライ
ンＬＥＩのデータの読出しが開始される。この時、ライ
ンメモリ２４には、時刻ｔ３“までブロックラインＢＬ
２のデータの書込みが行われ、その後にブロックライン
ＢＬ３のデータの書込みが行われるので、書込みと読出
しとがワード単位で交互に行われることになる。

ラインメモリ２３．２４は、前述のように、４ブロック
ライン分の容量を有するものであるから、ブロックライ
ンＢＬＩのデータの書込みが終了しても、３ブロックラ
イン分の領域が残っていることになり、従って、時刻ｔ
　３　＋に於いて、ブロックラインＢＬＩの偶数ライン
Ｌ、Ｅ１のデータの読出しが完了していなくても、ブロ
ックラインＢＬ２のデータの書込終了後、直ちに次のブ
ロックラインＢＬ３のデータの書込みが可能となる。従
って、書込速度と読出速度との割合によって、時刻ｔ４
°〜ｔ７°、ｔ９のように、連続的に書込みを行うこと
も可能となり、データのバッファ能力が大きくなる。

又第３図はデータ復元回路にエラーが発生した場合の動
作タイミング説明図であり、（ａｌ〜（ｄ）は、第２図
の（ａ）〜（ｄ）に対応し、ブロックラインＢＬ８のデ
ータの書込中で、且つ偶数ラインＬＥ６のデータの読出
中の時刻ｔ１２’に、データ復元回路からのエラー検出
信号ＥＲが制御回路２９に加えられたとすると、偶数ラ
インＬＥ６の読出しが終了した後、既に書込まれたブロ
ックラインＢＬ７の奇数ラインＬＯ７のデータの読出し
が、時刻Ｌ１３〜ｔ１４に於いて行われ、次に偶数ライ
ンＬＥ７のデータの読出しが、時刻ｔ１４〜ｔ１５に於
いて行われる。

又データ復元回路に於けるエラーが時刻ｔｌｓ後に回復
すると、復元されたブロックラインＢＬ１０のデータの
書込みが時刻ｔ１３°に直ちに開始される。そして、例
えば、時刻ｔ１８まで連続的にブロックラインＢＬＩＩ
　　ＢＬ１２のデータの書込みが行われる。又エラー・
ブロックラインＢＬ８の直前のブロンクラインＢＬ７の
奇数ラインＬＯ７，偶数ラインＬＥ７のデータが、時刻
ｔ１５〜ｔ１９まで繰り返し読出されるので、ブロック
ラインＢＬ８．ＢＬ９の２ブロツクライン分のデータが
、ブロックラインＢＬ７のデータによって置換されるこ
とになる。

第４図はラインメモリ２３．２４の利用状態説明図であ
り、原稿サイズを８４判、解像度を４゜８、　１２．　
１６　Ｃ本／ｍｍ）（１００，２００゜３００．４００
　　（ドツト／インチ〕）とし、解像度１６〔本／　ｍ
　ｍ　）に合わせて、２Ｘ１０２４Ｘ４ビツト構成とし
たラインメモリ２３（２４）について示すものである。

（ａｌは解像度４〔本／ｍｍ：ｌ　　（１０２４（ドツ
ト／ライン〕）の場合を示し、０〜０ＦＦＦの領域に１
ブロツクラインを構成する奇数ラインのデータを書込ん
だとすると、次の奇数ラインのデータは０ＦＦＦ〜Ｉ　
ＦＦＦの領域に書込まれ、以下同様にして、７ＦＦＦま
で書込むように制御されるものであり、それによって、
７ブロツクライン分のバッファ能力を有することになる
。

その為に、制御回路２９の書込アドレス制御回路２７及
び読出アドレス制御回路２８は、０〜７ＦＦＦのアドレ
ス信号を出力できる構成を有するものである。例えば、
ラインメモリ２３のＯ〜０ＦＦＦの領域を読出した後、
ラインメモリ２４の０〜０ＦＦＦの領域を読出し、次に
ラインメモリ２３の０ＦＦＦ−ＩＦＦＦの領域の読出し
が行われた後、ラインメモリ２４の０ＦＦＦ〜ＩＦＦＦ
の領域の読出しが行われる。このように読出アドレス信
号が７　ＦＦＦまで歩進されて、０〜７ＦＦＦの領域に
書込まれたデータが一定速度で読出されるものである。

この場合、ラインメモリ２３゜２４に対する読出アドレ
ス信号は、下位の０〜ＦＦＦは共通となるから、上位の
０〜７とは別個に形成して、読出アドレス信号とするこ
とが可能である。

又（ｂ）は解像度８　〔本／ｍｍ）（２０４８（ドツト
／ライン〕）の場合を示し、ブロックライン対応のデー
タが、０〜ＩＦＦＦ、ＩＦＦＦ〜３ＦＦＦ、３ＦＦＦ〜
５ＦＦＦ、５ＦＦＦ〜７ＦＦＦのそれぞれの領域に書込
まれるので、３ブロツクライン分のバッファ能力を有す
ることになる。そして、０〜Ｉ　ＦＦＦの読出アドレス
信号により、１ブロツクライン対応のラインデータが読
出され、次にＩ　ＦＦＦ〜３　ＦＦＦの読出アドレス信
号により次のブロックライン対応のラインデータが読出
される。

又（Ｃ１は、解像度１２〔本／ｍｍ）　　（３０７２（
ドツト／ライン〕）の場合を示し、０〜２ＦＦＦの領域
に１ブロツクライン分のデータが書込まれるので、５／
３ブロツクライン分のバッファ能力を有することになる
。又ｆｃｌは、解像度１６　〔本／ｍｍ）　　（４０９
６（ドツト／ライン〕）の場合を示し、■ブロックライ
ン分のバッファ能力を備えている。なお、総ての解像度
に於いて、残り１ブロツクライン分は、エラー復帰の為
に確保する必要がある。

前述の実施例は、解像度１６　〔本／　ｍ　ｍ　）の場
合に適合するようにラインメモリ２３．２４の容量を選
定した場合について説明しているが、ラインメモリ２３
．２４の容量はこれに限定されるものではない。又ライ
ンメモリ２３．２４の書込アドレス信号及び読出アドレ
ス信号を出力する制御回路２９は、マイクロプロセッサ
等により構成し、プログラムによって書込み及び読出し
を制御するようにすることも可能である。

〔発明の効果〕 以上説明したように、本発明は、ワード単位で書込動作
と読出動作とを交互に行うことができるラインメモリ２
３．２４と、制御回路２９とを設けて、データ復元回路
１からのブロックデータをワード単位でラインメモリ２
３．２４に書込み、ラインメモリ２３．２４を順次選択
してワード単位でデータを読出することにより、記録部
３へ一定速度の画像データとして転送し、又データ復元
回路１に於けるエラー検出により、エラー・ブロックラ
インのデータの代わりに、その直前のブロックラインの
データをラインメモリ２３．２４から読出して記録部３
へ転送するものであり、ラインメモリ２３．２４を有効
に利用することができるので、解像度が低い場合には、
バッファ能力が大きくなる利点がある。又データ復元回
路１のエラー復帰後の正常動作となるのが、バッファ能
力が大きいことにより、従来例より早（なる利点がある
。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は本発明
の実施例の動作タイミング説明図、第３図は本発明の実
施例のエラー発生時の動作タイミング説明図、第４図は
本発明の実施例のラインメモリの利用状態説明図、第５
図は画像処理回路のブロック図、第６図はブロックライ
ンの説明図、第７図はブロックラインメモリ回路に於け
る入力と出力との順序入れ換えの説明図、第８図は従来
のブロックラインメモリ回路のブロック図、第９図は従
来例の動作タイミング説明図、第１０図は従来のエラー
発生時の動作タイミング説明図、第１１図は従来例のラ
インメモリの利用状態説明図である。 ２１．２２．２６はレジスタ（ＲＥＧ）　、２３．２４
はラインメモリ　（ＬＭＩ、ＬＭ２）　、２５はマルチ
プレクサ（ＭＰＸ）　、２７は書込アドレス制御回路（
ＷＡＤ）　、２８は読出アドレス制御回路、２９は制御
回路、ＬＯＤは奇数ラインデータ、ＬＥＤは偶数ライン
データ、ＤＤは復元終了信号、ＥＲはエラー検出信号、
ＰＤは画像データである。

Claims (1)

【特許請求の範囲】
1. ファクシミリのデータ復元回路で復元された画像データ
   を記録部に加える為のブロックラインメモリを制御する
   メモリ制御方式に於いて、ワード単位で書込動作と読出
   動作とを交互に行うことができる複数のラインメモリと
   、該ラインメモリの書込動作と読出動作とを制御する制
   御回路とを設け、ブロックラインを構成するライン対応
   の前記複数のラインメモリに対して前記データ復元回路
   で復元されたブロックデータをワード単位で書込み、且
   つ順次選択されたラインメモリからワード単位でデータ
   を読出し、前記データ復元回路に於けるエラー検出によ
   り、エラー・ブロックラインのデータの代わりに、その
   直前のブロックラインのデータを読出し、読出データを
   前記記録部へ転送することを特徴とするメモリ制御方式
   。