JPS63252096A

JPS63252096A - 時分割スイツチ

Info

Publication number: JPS63252096A
Application number: JP8614187A
Authority: JP
Inventors: Takemi Arita; 武美有田; Fumiaki Ishino; 文明石野; Masato Eguchi; 真人江口
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1987-04-08
Filing date: 1987-04-08
Publication date: 1988-10-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、時分割交換用の時分割スイッチに関し、特に
、簡単な構成で効率良く回報接続を行うことができる時
分割スイッチに関する。

〔従来技術〕

従来、回報接続（１対Ｎ接続、Ｎ２２）用の時分割スイ
ッチは、第３図のように、バッファ（分岐用）３１、バ
ッファ（収束用）３２、制御メモリ４、多重化回路５１
分、前回路６、演算回路７、選択回路８、およびチャネ
ルカウンタ９を備える。

このような構成により、１→Ｎの分岐接続では、チャネ
ルカウンタ９が示す入側チャネル番号をアドレスとして
順次、バッファ３１に書込むシーケンシャル書込み、お
よび、制御メモリ４が保持する内容をアドレスとしてラ
ンダムに読出すランダム読出しを行っていた。

また、Ｎ→１の収束接続では、制御メモリ４が保持する
内容をアドレスとしてランダムに書込むランダム書込み
、あるいは、チャネルカウンタ９が示す出側チャネル番
号をアドレスとして順次、バッファ３２から読出すシー
ケンシャル読出しを行っていた。

なお、この種の装置として関連するものには、例えば、
特開昭５４−３２２９２号における多重接続装置が挙げ
られる。

〔発明が解決しようとする問題点〕

上記従来技術では、１フレーム分のバッファとして、通
常の１対１接続も行う分岐接続用と、収束接続用との２
面が必要であり、それぞれのバッファからの読出し出力
を選択使用するという複雑な構成であった。

例えば、第３図のように、制御メモリ４にある収束接続
制御ビットに１が立っている場合のみ、選択回路８で収
束接続用のバッファ３２の出力た選択していた。

本発明の目的は、このような問題点を改善し、簡単な回
路構成により１回報接続を効率的に実行することが可能
な時分割スイッチを提供することにある。

〔問題を解決するための手段〕

上記目的を達成するため、本発明の時分割スイッチは、
１本、または複数本の入ハイウェイ、および出ハイウェ
イを有し、１フレーム分の通信データをバッファへ蓄積
して時間変換を行う時分割スイッチにおいて、入ハイウ
ェイからの入力データを書込む際のバッファアドレスを
保持する入側制御メモリと、出ハイウェイからの出力デ
ータを読出す際のバッファアドレスを保持する出側制御
メモリと、入力データをバッファに書込む際に、事前に
該当アドレスに入っているデータを読出し、該データと
書込もうとするデータとの論理和をとる演算回路とを備
え、１対Ｎの回報接続時におけるＮ→１方向の収束接続
、および１→Ｎ方向の分岐接続を行うことに特徴がある
。

また、上記バッファは２面から構成され、あるフレーム
時間においては１片面を書込み用、別の面を読出し用と
して使用し、次のフレーム時間においては、書込み用／
読出し用の面を切り替えて使用することに特徴がある。

〔作用〕

本発明においては、１→Ｎの分岐接続の場合、出側制御
メモリのＮ個の化チャネルに対応するアドレスに、１個
の入チャネルからのデータが蓄積されているバッファア
ドレスをＮ回書込むことにより、Ｎ個の化チャネルに同
一のデータが読出される。

また、Ｎ→１の収束接続の場合には、入側制御メモリの
Ｎ個の入チャネルに対応するアドレスに、１個の化チャ
ネルへのデータを蓄積すべきバッファアドレスを書込む
。

この場合、収束接続に用いるバッファアドレスでは、入
力データが送られる毎に、そのまま入力データを書込む
と、先行チャネルのデータが失われてしまうため、既に
蓄積された先行チャネルのデータと、これから書込まれ
るデータとの論理和を演算して、その結果を書込む。

さらに、バッファからのデータ読出し直後、バッファを
初期設定する。

なお、論理和をとってから書込む動作は、収束接続以外
では不要であるため、出側制御メモリに分岐接続を示す
１ビツトの情報（分岐接続制御ビット）を付加し、その
ビットが１、つまり分岐接続であれば、読出し後のバッ
ファの初期設定（クリア）は行わない。

〔実施例〕

以下１本発明の一実施例を図面により説明する。

第１図は、本発明の一実施例における時分割スイッチの
構成図である。

本実施例の時分割スイッチは、バッファ３、入側制御メ
モリ４１、出側制御メモリ４２、多重化回路５、分離回
路６、演算回路７、およびチャネルカウンタ９を備える
。

バッファ３は通信データを蓄え、出側制御メモリ４２は
バッファ３からの読出しアドレスを保持し、入側制御メ
モリ４１はバッファ３への書込みアドレスを保持する。

本実施例の時分割スイッチにおける回報接続の方法につ
いては、１→Ｎの分岐接続の場合、出側制御メモリ４２
のＮ個の出チャネルに対応するアドレスに、１個の入チ
ャネルからのデータが蓄積されているバッファアドレス
、つまり、入側制御メモリ４１の入チャネルに対応する
アドレス内のデータが示すバッファアドレスをＮ回書込
むと、Ｎ個の出チャネルに同一のデータが読出される。

なお、本実施例では、多重化回路５の出力上でのチャネ
ルＣＨＩは、分離回路６の入力上でのチャネルＣＨ２，
ＣＨ３に接続される。このため、分岐接続に用いるバッ
ファアドレスでは、１度書込まれたデータ、つまり、Ｃ
ＨＩの入力データＡは、ＣＨ２，およびＣｆ−Ｉ　３の
出力データとして２度読出される。この場合１分岐接続
に用いるバッファアドレスは未使用アドレスならば、ど
こでも使用できる。

また、Ｎ→１の収束接続の場合には、入側制御メモリ４
１のＮ個の入チャネルに対応するアドレスに、１個の出
チャネルへのデータを蓄積すべきバッファアドレス、つ
まり、出側制御メモリ４２の出チャネルに対応するアド
レス内のデータが示すバッファアドレスを書込むことに
より実行される。

なお、本実施例では、多重化回路５の出力上でのチャネ
ルＣＨ２，ＣＨ３は、分離回路６の入力上でのチャネル
ＣＨＩに収束接続される。

この場合、収束接続に用いるバッファアドレスβでは、
チャネルＣＨ２、およびＣＨ３の入力データが送られる
毎に、そのまま入力データを書込むと、先行チャネルＣ
Ｈ２のデータが失われてしまうため、既に蓄積された先
行チャネルのデータＢと、これから書込まれるデータＣ
との論理和Ｂ十Ｃを演算回路７により演算して、その結
果を書込む。また、収束接続に用いるバッファアドレス
は未使用アドレスならば、どこでも使用できる。

従って、収束接続をしている全チャネルのデータの論理
和をとったデータは、ＣＨＩのデータとして読出される
。

例えば、Ｎ台の端末装置が応答信号を返す時間を予め決
めるか、もしくは、回報通信データを送出した１台のセ
ンタ端末装置がＮ台の端末装置を順次、ポーリングして
応答信号を送出させることにより、センタ端末装置は、
どの端末装置からの応答であるかを識別することが可能
であるため。

同報通信を効率的に実行することができる。

なお、このような収束接続では、あるバッファアドレス
において、データが読出された後の最初の書込み時にも
、バッファ内のデータとの論理和をとることができるよ
うに、バッファからのデータ読出し直後に、バッファを
初期設定すること。

つまり、正論理の場合はａｌｌ’ｏ’、負論理の場合は
ａｌｌ’ｌ’にクリアすることが必要である。

但し、論理和をとってから書込む動作、および、読出し
後の初期設定動作は収束接続に必要な動作であり、通常
の１対１の双方向接続や分岐接続に対しては適当でない
、すなわち、論理和をとってから書込む動作は収束接続
以外では不要であり、また、読出し後の初期設定は分岐
接続において、後続するチャネルの読出し時、例えば、
チャネルＣＨ２に続くチャネルＣＨ３での読出し時に必
要なデータを消している。

このため、本実施例では、出側制御メモリ４２に分岐接
続を示す１ビツトの情報（分岐接続制御ビット）を付加
し、その分岐接続制御ビットが１、つまり分岐接続であ
れば、読出し後のバッファ３の初期設定（クリア）は行
わない。

第２図は、本発明の一実施例におけるバッファへのアク
セスを示すタイムチャートである。

但し、Ｒは読出しくリード）、Ｗは書込み（ライト）、
ＣＬは初期設定（クリア）、ＲｍＷは読出し後、論理和
演算を実行し、再び、同じアドレスに書込むこと（リー
ド・モディファイ・ライト）を示す。

本実施例におけるバッファ３へのアクセスサイクルの割
り付けについては、１チャネル分の時間幅を４分割し、
第１のサイクルをバッファ３からのリード、第２のサイ
クルを必要に応じて行われるリード直後のクリア、第３
、および第４のサイクルをリード・モディファイ・ライ
トに割り付ける。但し、第３のサイクルのリード、およ
びモディファイ（論理和をとる演算）は、収束接続の場
合のみに必要である。

なお、バッファ３において、メモリ動作速度の限界から
、第１〜第４の各サイクルを１チヤネル分の時間幅の中
に確保できない場合については、バッファ３を、前半２
サイクルに対応する読出し用と後半２サイクルに対応す
る書込み用との２面準備し、フレーム毎に切り替えて使
用するダブルバッファ形とすることにより、１チヤネル
の時間幅を２サイクルに分割するだけで同様の効果を示
す回報接続用の時分割スイッチを実現することができる
。

また、ダブルバッファ形にすると、入力の１フレームの
データがチャネル変換された後、必ず、出力の１フレー
ムで送出されるため、同時に使用する１フレーム内の複
数チャネルが、変換後に連続する２個のフレームにまた
がって出力されることも無い。

〔発明の効果〕

本発明によれば、入側制御メモリ、および出側制御メモ
リを設けることにより、１フレーム分のバッファで同報
接続（１→Ｎの分岐接続、Ｎ→１の収束接続）を、簡単
な回路構成により効率良く実行することが可能である。

【図面の簡単な説明】

第１図は本発明の一実施例における時分割スイッチの構
成図、第２図は本発明の一実施例におけるバッファへの
アクセスを示すタイムチャート。第３図は従来の時分割スイッチの構成図である。３．３１，３２　：バッファ、４，４１．４２：制御メ
モリ、５：多重化回路、６：分離回路、７：演算回路、
８：選択回路、９：チャネルカウンタ。１１〜ＩＮ：入ハイウェイ、２１〜２Ｎ：出ハイウェイ
、α、β：バッファアドレス、Ａ−Ｃ：通信データ、ｔ
工〜ｔ、：入側、および出側制御メモリのアドレス、Ｃ
ＨＩ〜ＣＨ３：チャネル、Ｒ：読出しくリード）、Ｗ：
書込み（ライト）、ＣＬ：初期設定（クリア）、ＲｍＷ
：読出し後、論理和演算を実行し、再び、同じアドレス
に書込む（リード・モディファイ・ライト）。

Claims

【特許請求の範囲】

（１）１本、または複数本の入ハイウェイ、および出ハ
イウェイを有し、１フレーム分の通信データをバッファ
へ蓄積して時間変換を行う時分割スイッチにおいて、上
記入ハイウェイからの入力データを上記バッファへ書込
む際のバッファアドレスを保持する入側制御メモリと、
出ハイウェイからの出力データを読出す際のバッファア
ドレスを保持する出側制御メモリと、入力データをバッ
ファに書込む際に、事前に該当アドレスに入っているデ
ータを読出し、該データと書込もうとするデータとの論
理和をとる演算回路とを備え、１対Ｎ（Ｎ：正の整数、
かつＮ≧２）の同報接続時におけるＮ→１方向の収束接
続、および１→Ｎ方向の分岐接続を行うことを特徴とす
る時分割スイッチ。
（２）上記バッファは２面から構成され、あるフレーム
時間においては、片面を書込み用、別の面を読出し用と
して使用し、次のフレーム時間においては、書込み用／
読出し用の面を切り替えて使用することを特徴とする特
許請求範囲第１項記載の時分割スイッチ。