JPS60125096A - 時間スイツチ回路 - Google Patents
時間スイツチ回路Info
- Publication number
- JPS60125096A JPS60125096A JP23258383A JP23258383A JPS60125096A JP S60125096 A JPS60125096 A JP S60125096A JP 23258383 A JP23258383 A JP 23258383A JP 23258383 A JP23258383 A JP 23258383A JP S60125096 A JPS60125096 A JP S60125096A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- output
- address
- circuit
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、時間スイッチ回路に関し、特にノ１−ドウエ
ア量の減少とＬＳＩ化が可能な時分割ディジタル交換機
の時間スイッチ回路に関するものである。
ア量の減少とＬＳＩ化が可能な時分割ディジタル交換機
の時間スイッチ回路に関するものである。
時間スイッチ回路は、ディジタル交換機の通話構成上不
可欠な要素であり、従来の構成は、通話メモリ（Ｓｐｅ
ｅｃｈ Ｐａｔｈ Ｍｅｍｏｒｙ ）とアドレス制御メ
モリ（Ａｄｄｒｅｓｓ ＣｏｎｔｒｏＪＪ Ｍｅｍｏｒ
ｙ ） とシーケンシャル・カウンタ回路である。通話
メモリは、ノへイウエイの多重変分に該当するディジタ
ル符号化した音声情報を格納し、アドレス制御メモリは
通話メモリの書込（読出）番地を指定し、またカクン夕
回路は通話メモリに対しディジタル符号化した音声情報
を順番に読み出す（書き込む）。
可欠な要素であり、従来の構成は、通話メモリ（Ｓｐｅ
ｅｃｈ Ｐａｔｈ Ｍｅｍｏｒｙ ）とアドレス制御メ
モリ（Ａｄｄｒｅｓｓ ＣｏｎｔｒｏＪＪ Ｍｅｍｏｒ
ｙ ） とシーケンシャル・カウンタ回路である。通話
メモリは、ノへイウエイの多重変分に該当するディジタ
ル符号化した音声情報を格納し、アドレス制御メモリは
通話メモリの書込（読出）番地を指定し、またカクン夕
回路は通話メモリに対しディジタル符号化した音声情報
を順番に読み出す（書き込む）。
第１図は、従来の時間スイッチ回路の構成図である。
第１図において１は入力ハイウェイ、２はシーケンシャ
ルカウンタ、３は通話メモリ（ランダムアクセスメモリ
）、牛はアドレス制御メモリ、５は出力ハイウェイであ
る。次に、時間スイッチ回路の動作を第１図を用いて説
明する。入力ハイウェイ１上の各情報を、シーケンシャ
ルカウンタ２によってアドレス指定してランダムアクセ
スメモリ３に書込む。同時に、ランダムアクセスメモリ
３の情報をアドレス制御メモリ４によってアドレス指定
し、出力ハイウェイδに読出す。このように、情報の書
込みと読出しの順序を変えることにより交換を行う。し
かし、この時間スイッチは、スイッチの動作速度がメモ
リアクセスタイムによって制限されるという欠点がある
。
ルカウンタ、３は通話メモリ（ランダムアクセスメモリ
）、牛はアドレス制御メモリ、５は出力ハイウェイであ
る。次に、時間スイッチ回路の動作を第１図を用いて説
明する。入力ハイウェイ１上の各情報を、シーケンシャ
ルカウンタ２によってアドレス指定してランダムアクセ
スメモリ３に書込む。同時に、ランダムアクセスメモリ
３の情報をアドレス制御メモリ４によってアドレス指定
し、出力ハイウェイδに読出す。このように、情報の書
込みと読出しの順序を変えることにより交換を行う。し
かし、この時間スイッチは、スイッチの動作速度がメモ
リアクセスタイムによって制限されるという欠点がある
。
これを解決した回路として、従来、第２１図に示す形式
がある。第２図において１は入力ハイウェイ、６は入力
用シフトレジスタ、７はゲートマトリクス、８は叉点保
持回路、９は出力用シフトレジスタ、δは出力ハイウェ
イである。
がある。第２図において１は入力ハイウェイ、６は入力
用シフトレジスタ、７はゲートマトリクス、８は叉点保
持回路、９は出力用シフトレジスタ、δは出力ハイウェ
イである。
第２図の時間スイッチ回路の動作を説明する。
入力ハイウェイ１上の１フレ一ム分のデータＡＯ〜Ａ７
を順次入力用シフトレジスタ６に書込む。
を順次入力用シフトレジスタ６に書込む。
一方、ゲートマトリクス７は叉点保持回路８の情報に基
づいて各チャネルの情報の入替えに必要な叉点を閉じ、
入力用シフトレジスタ６の全チャネルの情報を各フレー
ムの最後に設けた転送用タイムスロットを用いて出力用
シフトレジスタ９に転送する。出力用シフトレジスタ９
は、転送された情報をラッチした後、順次出力ハイウェ
イ５に多重化する。
づいて各チャネルの情報の入替えに必要な叉点を閉じ、
入力用シフトレジスタ６の全チャネルの情報を各フレー
ムの最後に設けた転送用タイムスロットを用いて出力用
シフトレジスタ９に転送する。出力用シフトレジスタ９
は、転送された情報をラッチした後、順次出力ハイウェ
イ５に多重化する。
この時間スイッチ回路は、シフトレジスタ６゜９の動作
速度に等しい高速の交換速度を実現できるが、ハードウ
ェア量がチャネル数の２乗に比例して増加するためＬＳ
Ｉ化を考える場合、高多重化が困難であるという欠点が
あった。
速度に等しい高速の交換速度を実現できるが、ハードウ
ェア量がチャネル数の２乗に比例して増加するためＬＳ
Ｉ化を考える場合、高多重化が困難であるという欠点が
あった。
本発明の目的は、これら従来の欠点を解消するため、高
速動作を維持し、かつ大幅にハードウェア量を削減する
ことができ、ＬＳＩ化が容易な時間スイッチ回路を提供
することにある。
速動作を維持し、かつ大幅にハードウェア量を削減する
ことができ、ＬＳＩ化が容易な時間スイッチ回路を提供
することにある。
上記目的を達成するため、本発明の時間スイッチ回路は
、複数チャネルの情報を時分割多重化した１フレ一ム分
の入力情報を格納するメ七りと、該メモリの各チャネル
の情報を制御メモリの内容により入れ替える交換回路と
、該交換回路の出力を順序読出しする読出し回路とで構
成される時間スイッチ回路において、上記交換回路を、
（イ）各チャネルの入力情報を出力チャネルに交換接続
するためのアドレス情報を、並列読出しが可能な複数の
シフトレジスタに記憶する制御メモリと、（ロ）各出力
チャネルのシーケンシャル・アドレス情報ヲ、並列読出
しが可能な複数のレジスタに記憶するシーケンシャルア
ドレス・メモリと、（ハ）上記制御メモリおよび上記シ
ーケンシャルアドレス・メモリから、該制御メモリのシ
フト動作ごとにそれぞれ並列出力したアドレス情報を対
応位置相互で繰り返して比較し、比較結果が一致したシ
ーケンシャル・アドレスに対して書込み信号を送出する
アドレス比較回路と、に）該書込み信号が送出されたア
ドレスに対し、該アドレスと一致する制御メモリの入力
情報をラッチする出力データメモリとで構成することに
特徴がある。
、複数チャネルの情報を時分割多重化した１フレ一ム分
の入力情報を格納するメ七りと、該メモリの各チャネル
の情報を制御メモリの内容により入れ替える交換回路と
、該交換回路の出力を順序読出しする読出し回路とで構
成される時間スイッチ回路において、上記交換回路を、
（イ）各チャネルの入力情報を出力チャネルに交換接続
するためのアドレス情報を、並列読出しが可能な複数の
シフトレジスタに記憶する制御メモリと、（ロ）各出力
チャネルのシーケンシャル・アドレス情報ヲ、並列読出
しが可能な複数のレジスタに記憶するシーケンシャルア
ドレス・メモリと、（ハ）上記制御メモリおよび上記シ
ーケンシャルアドレス・メモリから、該制御メモリのシ
フト動作ごとにそれぞれ並列出力したアドレス情報を対
応位置相互で繰り返して比較し、比較結果が一致したシ
ーケンシャル・アドレスに対して書込み信号を送出する
アドレス比較回路と、に）該書込み信号が送出されたア
ドレスに対し、該アドレスと一致する制御メモリの入力
情報をラッチする出力データメモリとで構成することに
特徴がある。
以下、本発明の実施例を、ｍ３図、第４図により説明す
る。
る。
第３図は、本発明の時間スイッチ回路の構成図であり、
第４図は第３図の回路の動作説明図である。
第４図は第３図の回路の動作説明図である。
第３図において、１は入力ハイウェイ、６は入力用シフ
トレジスタ、１１は制御メモリ、１３はシーケンシャル
アドレスメモリ、１２はアドレス比較回路、１４は出力
データメモリ、１５はライトイネーブル回路、５は出力
ハイウェイである。
トレジスタ、１１は制御メモリ、１３はシーケンシャル
アドレスメモリ、１２はアドレス比較回路、１４は出力
データメモリ、１５はライトイネーブル回路、５は出力
ハイウェイである。
第３図、第４図を用いて本時間スイッチ回路の動作を説
明する。第３図において、入力ハイクエイエ上のチャネ
ル＃０から＃７に多重化された各デー％ＡＯ−Ａ７を入
力シフトレジスタ６に順次入力する。一方、並列出力可
能なシフトレジスタによって構成される制御メモリ１１
には、各入力データに対応してこれらを交換接続する出
力側のチャネルアドレスが書込まれており、これらのア
ドレスは、対応する入力データが入力シフトレジスタ上
をシフト動作するのと並行して、制御メモリ１１のシフ
トレジスタ上をシフト動作する。この制御メモリ１１の
各々のアドレスを並列出力し、シーケンシャルアドレス
メモリ１３の各々のアドレスと、シフト動作毎に一括比
較し、両者のアドレスが一致したチャネルに限り、アド
レス比較回路１２からライトイネーブル信号を、ライト
イネーブル回路１５に送出する。出力データメモリ１４
はライトイネーブル信号を受けたチャネルについてのみ
、対応する入力データをラッチする。例えば入力シフト
レジスタ６のデータＡＯを出力データメモリ１４のチャ
ネル＃５にラッチする場合には、第４図に示すように制
御メモリ１１のチャネル＃０の内容を“１０１”とし、
このアドレスがシフト動作し、シーケンシャルアドレス
メモリ１３のチャネル＃５のアドレス“１０１”と比較
され一致するとき、出力データメモリ１４のチャネル＃
６にＡＯがラッチされる。以上のような比較動作を１フ
レーム分行った後、第３図に示すように出力データメモ
リ１４の内容を出力用シフトレジスタ９にラッチし、こ
れを順次読出して出カッ１イウエイ５に多重化する。
明する。第３図において、入力ハイクエイエ上のチャネ
ル＃０から＃７に多重化された各デー％ＡＯ−Ａ７を入
力シフトレジスタ６に順次入力する。一方、並列出力可
能なシフトレジスタによって構成される制御メモリ１１
には、各入力データに対応してこれらを交換接続する出
力側のチャネルアドレスが書込まれており、これらのア
ドレスは、対応する入力データが入力シフトレジスタ上
をシフト動作するのと並行して、制御メモリ１１のシフ
トレジスタ上をシフト動作する。この制御メモリ１１の
各々のアドレスを並列出力し、シーケンシャルアドレス
メモリ１３の各々のアドレスと、シフト動作毎に一括比
較し、両者のアドレスが一致したチャネルに限り、アド
レス比較回路１２からライトイネーブル信号を、ライト
イネーブル回路１５に送出する。出力データメモリ１４
はライトイネーブル信号を受けたチャネルについてのみ
、対応する入力データをラッチする。例えば入力シフト
レジスタ６のデータＡＯを出力データメモリ１４のチャ
ネル＃５にラッチする場合には、第４図に示すように制
御メモリ１１のチャネル＃０の内容を“１０１”とし、
このアドレスがシフト動作し、シーケンシャルアドレス
メモリ１３のチャネル＃５のアドレス“１０１”と比較
され一致するとき、出力データメモリ１４のチャネル＃
６にＡＯがラッチされる。以上のような比較動作を１フ
レーム分行った後、第３図に示すように出力データメモ
リ１４の内容を出力用シフトレジスタ９にラッチし、こ
れを順次読出して出カッ１イウエイ５に多重化する。
実際のディジタル交換機では、伝送路からのノ・イウエ
イを１本ずつ直接時間スイッチに接続せず、複数本集め
てさらに大きな多重度を有するノ・イウエイに多重化し
た後、時間スイッチ回路に接続する。そして、時間スイ
ッチ回路で交換された後、多重分離化回路で各ハイウェ
イに分離される。
イを１本ずつ直接時間スイッチに接続せず、複数本集め
てさらに大きな多重度を有するノ・イウエイに多重化し
た後、時間スイッチ回路に接続する。そして、時間スイ
ッチ回路で交換された後、多重分離化回路で各ハイウェ
イに分離される。
以上説明したように、本発明によれば、従来、ゲートマ
トリクスと叉点保持回路とで構成されている時間スイッ
チ回路に代えて、制御メモリと、シーケンシャルアドレ
ス・メモリ“と、アドレス比較回路で構成するので、高
速動作が可能であるとともに大幅にハードウェア量が削
減され、しかも単純な単位回路の繰り返しとして規則的
に構成されるのでＬＳＩ化が容易である。
トリクスと叉点保持回路とで構成されている時間スイッ
チ回路に代えて、制御メモリと、シーケンシャルアドレ
ス・メモリ“と、アドレス比較回路で構成するので、高
速動作が可能であるとともに大幅にハードウェア量が削
減され、しかも単純な単位回路の繰り返しとして規則的
に構成されるのでＬＳＩ化が容易である。
第１図は従来の通話スイッチ（ＲＡＭ）を用いた時間ス
イッチ回路の構成図、第２図は従来のシフトレジスタを
用いた時間スイッチ回路の構成図、第３図は本発明の実
施例を示す時間スイッチ回路の構成図、第４図は第３図
め動作説明図である。 １：入力ハイウェイ、５二出カツ＼イクエイ、６：入力
用シフトレジスタ、１１：制御メモリ、１３ニジ−ケン
シャルアドレスメモリ、１２ニアドレス比較回路、１４
二出力データメモリ、１δニライトイネ一ブル回路。 第 １ 図 第４図 ］ １４ ９
イッチ回路の構成図、第２図は従来のシフトレジスタを
用いた時間スイッチ回路の構成図、第３図は本発明の実
施例を示す時間スイッチ回路の構成図、第４図は第３図
め動作説明図である。 １：入力ハイウェイ、５二出カツ＼イクエイ、６：入力
用シフトレジスタ、１１：制御メモリ、１３ニジ−ケン
シャルアドレスメモリ、１２ニアドレス比較回路、１４
二出力データメモリ、１δニライトイネ一ブル回路。 第 １ 図 第４図 ］ １４ ９
Claims (1)
- 複数チャネルの情報を時分割多重化したｌフレー４分の
入力情報を格納するメモリと、該メモリの各チャネルの
情報を制御メモリの内容により入れ替える交換回路と、
該交換回路の出力を順序読出しする読出し回路とで構成
される時間スイッチ回路において、上記交換回路を、（
イ）各チャネルＯ入力情報を出力チャネルに交換接続す
るためのアドレス情報を、並列読出しが可能な複数のシ
フトレジスタに記憶する制御メモリと、（ロ）各出力チ
ャネルのシーケンシャル・アドレス情報を、並列読出し
が可能な複数のレジスタに記憶するシーケンシャルアド
レス・メモリーと、（ハ）上記制御メモリおよび上記シ
ーケンシャルアドレス・メモリから、該制御メモリのシ
フト動作ごとにそれぞれ並列出力したアドレス情報を対
応位置相互で繰り返して比較し、比較結果が一致したシ
ーケンシャル・アドレスに対して書込み信号を送出する
アドレス比較回路と、に）該書込み信号が送出されたア
ドレスに対し、該アドレスと一致する制御メモリの入力
情報をラッチする出力データ・メモリとで構成すること
を特徴とする時間スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23258383A JPS60125096A (ja) | 1983-12-09 | 1983-12-09 | 時間スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23258383A JPS60125096A (ja) | 1983-12-09 | 1983-12-09 | 時間スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60125096A true JPS60125096A (ja) | 1985-07-04 |
| JPH026275B2 JPH026275B2 (ja) | 1990-02-08 |
Family
ID=16941625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23258383A Granted JPS60125096A (ja) | 1983-12-09 | 1983-12-09 | 時間スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60125096A (ja) |
-
1983
- 1983-12-09 JP JP23258383A patent/JPS60125096A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH026275B2 (ja) | 1990-02-08 |
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