JPS5858875B2 - チヨクレツヘイレツヘンカンホウシキ - Google Patents

Description

【発明の詳細な説明】 発明の技術分野 本発明は時分割交換機に係り、特に時分割交換を行なう
交換機（時分割スイッチ）に対し多重化されたハイウェ
イとのインタフェースとしての直列並列交換を行なう方
式に関するものである。

技術の背景 並列時分割交換方式においては、複数１固の入ハイウェ
イから直列に送られるデータを並列に変換して交換機に
入力し、交換されたデータは交換機から並列の形で出て
くるので再び直列に変換して出ハイウェイに送り出す。

従って交換機の入側と出側とに２岡の直列並列交換装置
を設ける必要がある。

本発明はこの種の直列並列変換方式に係るものであ、る
が、従来方式は次に述べる問題を有する。

従来技術と問題点 第１図は、並列交換湿時分割交換方式の入力部と出力部
とに設けた従来の直列並列変換方式を示すブロック図で
ある。

図において、ｍ本の入ハイウェイＩＨ１〜ＩＨｍは、そ
れぞれ、１チヤネルＷビツトで構成されるデータを運び
、この１チヤネルのデータビットＢ１〜Ｂｗは、各人ハ
イウェイ■Ｈ１〜ＩＨｍに設けられたシフトレジスタＳ
ＲＩ。

〜ＳＲＩｍに直列に順次受けられ、Ｗビットに並列化さ
れてバッファレジスタＢＦ １１〜ＢＦＩｍに転送され
、入ハイウェイの１チヤネルに相当する時間保持される
。

保持されたＷビットのデータは、ビット毎に設けられた
ＷＩＩＭＩの多重装置ＭＰＸ１〜ＭＰＸｗでビット対応
で並列に多重され、 Ｗｆ固のビットをスイッチ単位と
する並列時分割交換機ＳＷで並列化された各チャネルの
データの交換を行ない、その出力は分離装置ＤＭＸ１〜
ＤＭＸｗにより各出ハイウェイＯＨ１〜ＯＨｍに分配さ
れる。

分配されたデータは各出ハイウェイＯＨ，〜ＯＨｍに対
応して設けられたバッファレジスタＢＦＯ１〜ＢＦＯｍ
に出ハイウェイの１チヤネルに相当する時間保持され、
保持されたデータは、並列にそれぞれシフトレジスタ５
Ｒ０１〜ＳＲＯｍに転送され、この一端から順次該当出
ハイウェイに直列に送り出す。

この従来の方式では、収容ハイウェイの数ｍに対応する
シフトレジスタ５Ｒ１１〜ＳＲＩｍ、５Ｒ０１〜ＳＲＯ
ｍおよびバッファレジスタＢＦ１１〜ＢＦＩｍ。

ＢＦＯ１〜ＢＦＯｍ、ハイウェイの１チヤネル中のデー
タビット数Ｗに対応する多重装置ＭＰＸ１〜ＭＰＸｗお
よび分離装置ＤＭＸ１〜ＤＭＸｗ等が必要で、その量は
かなり多く、経済性に欠点があった。

発明の目的 本発明はこの種、並列形交換機に必要な直列並列交換を
行なう装置を、その構成要素、構成部品を節減し、経済
化を図ることを目的とする。

発明の構成 上記目的を遠戚するために、本発明は、複数１固の時分
割多重伝送路からなるハイウェイと、該ハイウェイの各
チャネルのディジタルデータを並列交換する時分割交換
機と、各ハイウェイの１チヤネル分をハイウェイに対応
したアドレスに格納可能な領域を有する２面のメモリと
、上記ハイウェイのデータに対して１ビツトづつ直列に
読み書きする第１の動作を行なう手段と、上記交換機に
対してスイッチ単位のビット群を並列に読み書きする第
２の動作を行なう手段を具備し、上記各ハイウェイの１
チヤネル分のデータの送受完了毎に上記２面のメモリに
対して上記の第１および第２の動作を行なう２つの手段
を交互に切換えるよう制（財）することを特徴とする。

発明の実施例 以下本発明を実施例によって詳細に説明する。

第２図は本発明の直列並列変換方式のブロック構成図で
あり、第３図は本発明の直列並列変換方式を適用した交
換機の概略構成図で第１図に対応して示したものであり
、第４図、第５図は本発明の直列並列変換方式を説明す
る説明図である。

本発明は、従来の並列時分割交換を行なうのに必要であ
った各ハイウェイ毎に設けられたシフトレジスタＳ Ｒ
Ｉ ｓ 〜Ｓ ＲＩｒｎ 、Ｓ ＲＯｔ 〜Ｓ ＲＯｒ
ｎ 。

バッファレジスタＢＦ■１〜ＢＦＩｍ、ＢＦＯ１〜Ｂ
Ｆ Ｏｍを削除し、各ハイウェイからのデータは各チャ
ネルの１ビツト毎に多重分離するようにし、交換機側で
は１チヤネル毎に並列処理をし、そのハイウェイと交換
機間をメモリを用いて直列並列交換することに着目した
ものである。

即ち第３図に示すように各人ハイウェイＩＨ１〜ＩＨｍ
は多重装置ＭＰＸで１ビツト毎に多重し、本発明のイン
タフェースＡＢを介して並列交換機ＳＷへ入力Ｉ Ｎ
Ｉ、、交換機ＳＷにて交換処理〔公知のチャネル（タイ
ムスロット）入換え処理〕を行ないその出力ＯＵＴはイ
ンタフェースＡＢを介して分離装置で各１ビツト毎に各
ハイウェイＯＨ。

〜ＯＨｍへ分離出力される。

かかるインタフェース、即ち本発明の直列並列交換方式
の構成は第２図により詳細に以下説明される。

第２図は本発明の実施例のブロック図であって、入ハイ
ウェイＩＨ１〜ＩＨｍから直列に送られてくるデータを
チャネル単位で並列に変換して並列形交換機ＳＷの大端
ＩＮに送り込み交換を終了してその出！ＯＵＴからチャ
ネル単位で並列に送り出されるテ゛−夕を出ハイウェイ
ＯＨ１〜ＯＨｍに直列に変換して送り出す構成を示して
いる。

ＣＴＬＧＡ、ＣＴＬＧＢは多重化装置ＭＰＸからの入力
データについては各１ビツト毎に指定されたアドレスへ
１ビット書替え、交換機ＳＷ側からの入力データについ
ては指定されたアドレスに１チヤネル分（１チヤネルは
Ｗビット構成とし、１回線当りの情報とする）を書き込
む制御ゲート、５ＥＬＡ、５ＥＬＢは二面メモリＳＰＭ
Ａ、ＳＰＭＢ のアドレスとして夫々カウンタ・ＣＴ
ＲＬ、ＣＴＲ８のいずれかの値を選択するセレクタ、Ｒ
ＥＧＡ、ＲＥＧＢは分離装置ＤＭＸ側へは１ビツト毎、
交換機ＳＷ側へはＷビット送り出すためのレジスタ、Ｓ
ＥＬ。

５ＥＬ２はレジスタＲＥＧＡ、ＲＥＧＢのいずれのレジ
スタの内容を出力するかを選択するセレクタ、ＣＴｊ’
ＬＬ、ＣＴＲ８はそれぞれクロックＣ４に同期したカウ
ンタで、ＣＴＲＬは各ハイウェイ側からの入力データの
書込みおよび各ハイウェイ側への出力データの読出しの
メモリアドレスを指定し、ＣＴＲ８は同様に交換機側関
連の入出力データのメモリアドレスを指定するものであ
る。

そこで、上述のようにｍ本の入ハイウェイＩＨ。

〜ＩＨｍは１チャネルがＷビットからなるデータがｎチ
ャネル時分割多重されているものとする。

全任意のチャネルｉに着目すると、各人ハイウェイのチ
ャネルｉのデータビットＢ１〜Ｂｗは、多重装置ＭＰＸ
により、入ハイウェイの番号順に各ハイウェイのビ゛ッ
トＢ１をｍ１固、ビットＢ２を１司しくｍ１固、以下同
様にしてビットＢｗをｍ個、計量ＸＷ岡のビットの直列
データＩＩ（、Ｂ１．ＩＨ２Ｂ１．〜Ｉ Ｈ！Ｔｌ −
Ｉ Ｂ ｖｖ ｐ Ｉ Ｈｒｒｉ Ｂ ｗに多重される
。

即ち各ハイウェイのチャネルｉのデータは各１ビツト毎
にｍ個集められ（■Ｈ１Ｂ１〜■ＨｍＢ１）。

（ＩＨ１Ｂ２〜ＩＨｍＢ２）、−・−・（ＩＨ，Ｂｗ
〜ＩＨｍＢｗ）と直列に制（財）ゲートＣＴＬＧＡ又は
ＣＴＬＧＢに入力される。

メモリＳＰＭＡ又はＳＰＭＢは、 アドレスナンバーが
各ハイウェイナンバー１〜ｍに対応しており、■アドレ
スにつきＷビットを配路できる構成となっている。

そこで制（財）ゲー１−ＣＴＬＧＡ又はＣＴＬＧＢ。レ
ジスタＲＥＧＡ又はＲＥＧＢがハイウェイ側を制（財）
するとき、直列に多重された上記のデータＩＨＩＢｌ
、ＩＨ２Ｂ１〜ＩＨｍ−ＩＢｗ、ＩＨｍＢｗは、メモリ
ＳＰＭＡ又はＳＰＭＢの各ハイウェイナンバーに対応し
て所定のアドレス１〜ｍを発生するカウンタＣＴＲＬに
よって該当アドレスに１ビツトづつ順次格納される。

また、同時間帯（即ちアドレス１〜ｍに書込む間）でメ
モＩＪｓＰＭＡ又はＳＰＭＢの上記格納される前の各ア
ドレス１〜ｍの該当位置のビットをレジスタＲＥＧＡ又
はＲＥ ＧＢに読み出す。

従って、分離装置ＤＭＸへ送出される多重化されたデー
タは、メモＩＪｓＰＭＡ又はＳＰＭＢの上記該当位置の
１ビツトづつ集めたデータ構成をとり、出ハイウェイと
ビット位置をＯＨｉ、Ｂｉとで表わすと、これは（ＯＨ
ｒ Ｂｔ”’−ＯＨｍＢｔ ）、（ＯＨ１Ｂ２（）Ｈｍ
Ｂ２）”（ＯＨ，Ｂｗ−ＯＨｍＢｗ）のデータ列となる
。

一方、交換機側に制四］ゲー）ＣＴＬＧＡ又はＣＴＬＧ
Ｂ 、レジスタＲＥＧＡ又はＲＥＧＢが接続されている
ときには、Ｗビット構成の１チャネル単位で、アドレス
カウンタＣＴＲ３の指定するアドレス１〜ｍに対応して
、メモリＳＰＭＡ又はＳ ＰＭＢの内容が読出し、書込
み制（財）される。

このときの１アドレスに対する読出し書込みサイクルは
、先のハイウェイ側と同様レジスタＲＥＧＡ又はＲＥＧ
Ｂに読出した後書込まれる。

この制（財）自体は第１図の如く交換機ＳＷ側の通話路
メモリ（図示略）の時分割制（財）と同様に行なわれる
。

かかる本発明の方式を第２図のメモＩＪ ＳＰＭＡ 。

ＳＰＭＢの入力と出力テ゛−夕の動作のみを概略的にと
り出した構成国の第４図及び第５図で以下説明する。

第４図、第５図において、イ、ホは多重化装置ＭＰＸ側
から入力される伝送路の入力、口、へはその伝送路への
出力、ハ、トは交換機側からの入力、二、チは交換機側
への出力、ａ 、 ａ’ＬＪ１ビット毎、書替えられる
ことを示し、ｂ、ｂ’は１ワード（Ｗビット）毎に書替
えられることを示している。

まず第４図に示す如く、メモ’ＪＳＰＭＡがハイウェイ
側の入出力用に、メモＩＪｓＰＭＢが交換機側の入出力
用に切替えられているとし、今、チャネルｉ番目（各ハ
イウェイ）のデータ列を入ハイウェイから多重化して入
カイされたとする。

このデータ列は先に述べたように（ＩＨ，Ｂ１〜ＩＨｍ
Ｂ、）・・・（ＩＨ，Ｂｗ〜ＩＨｍＢｗ）と並列で入力
される。

従って、カウンタＣＴＲＬの指定の下釜ハイウェイの１
ビツトが順にアドレス１〜ｍに図示ａの如く縦方向に書
込まれる。

このとき、メモリ内には前サイクルで交換機側から書込
まれたデータが格納されているため、この読出し出力口
が先行する。

しかしこの読出し制呻で注目すべきことは、出ハイウェ
イＯＨ，〜ＯＨｍ方向の分離装置ＤＭＸへ出力するデー
タ列が、入力のデータ列と同様各ハイウェイの１チャネ
ルの１ビツトづつ集めた構成をとり、従ってメモリＳＰ
ＭＡに１ビツト毎にアドレス１〜ｍへ書込む縦列の同一
列を１ビツト毎に読出す、所謂１サイクルで読出し／書
込み制菌が行なわれることにある。

カウンタＣＴＲＬは１チャネル分（各ハイウェイ）の制
御を行なうために（即ちＳＰＭＡのｍＸＷビット全てが
読出され、新しいデータが書込まれる間に１〜ｍのアド
レス指定をＷ回くり返えす。

この間メモＩＪＳＰＭＢの制（財）は、交換機側へ前時
間帯でハイウェイ側からの書込まれたデータをカウンタ
ＣＴＲ８で示すアドレスに従って１チャネル分読出し出
カニするとともに同一アドレスに入カバされる１チャネ
ル分（Ｗビット）横列すの叩く格納し、これをアドレス
ＩＭ＋−ｍについてくり返えす。

ここで注目すべきことは、カウンタＣＴＲＬ とＣＴ
Ｒ８はクロック（Ｊ’により同期をとるが、カウンタ更
新値はＣＴＲ８が１〜ｍへ一巡する間にＣＴＲＬは１〜
ｍをＷ回くり返すっ そして、各メモ’）ＳＰＭＡ、ＳＰＭＢの全エリアが更
新されると、第２図で説明した制御ゲートＣＴＲＧＡ、
ＣＴＲＧＢ、 レジスタＲＥＧＡ、ＲＥＧＢ、セレクタ
５ＥＬ１．２、カウンタＣＴＲＬ、ＣＴＲ８が切替えら
れて第５図の如くなる。

ここで、多重化されたデ゛−夕のチャネルｉ ＋１番目
（各ハイウェイ）のデータ列は第４図とは異なりメモＩ
ＪＳＰＭＢに入力水され先の読出し、書込み制（財）と
同様縦列ａ′に順次１ビツト毎に制（財）され、読出さ
れたデータは出力へされる。

同様にメモリＳＰＭＡは、第４図のメモＩＪｓＰＭＢと
同様の動きをする。

このように、各ハイウェイの１チャネル分（ｍ×Ｗビッ
ト）のデータの読出し、書込みが終ったとき、この場合
ハイウェイ側のデータの読出し、書込みを行なっていた
メモＩＪＳＰＭＡは並列形時分割交換機ＳＷ側のデータ
の読出し書込み動作に、また並列形時分割交換機ＳＷ側
のデータ読出し、書込みを行っていたメモＩＪＳＰＭＢ
はハイウェイ側のデータの読出し、書込み動作に切換え
られる。

すなわち、各ハイウェイの１チャネル分おきにメモＩＪ
ＳＰＭＡ、およびＳＰＭＢの動作を上記のように交互
に切換えることによりハイウェイの直列データと並列時
分割交換機の並列データの直列並列変換が能率よく可能
である。

発明の効果 以、上説明したように、本発明によれば、直列データを
１ビツトづつ読書きし、また並列データを読書きできる
メモリを設け、上記動作を交互に切換えて、データの直
列並列変換を行なうので、従来方式の様なシフトレジス
タ、レジスタが不要であり経済化が達成でき、また並列
形時分割交換機に使用する場合、多重装置や分離装置を
減少することができ、経済的な構成が可能となる効果が
ある。

【図面の簡単な説明】

第１図は従来方式のブロック図、第２図は本発明の実施
例のブロック図、第３図は交換機と本発明の該当部分の
関係を示す概略構成図、第４図、第５図は本発明の方式
をメモリの動作を中心に説明する図である。 図においてＩＨ，〜ＩＨｍは入ハイウェイ、ＯＨ１〜Ｏ
Ｈｍは出ハイウェイ、ＭＰＸは多重装置、ＤＭＸは分離
装置、ＳＰＭＡ、ＳＰＭＢはメモリ、ＣＴＬＧＡ。 ＣＴＬＧＢは制（財）ゲート、５ＥＬＡ、５ＥＬＢはア
ドレスセレクタ、ＲＥＧＡ、ＲＥＧＢはレジスタ、ＣＴ
ＲＬ。 ＣＴＲ８はアドレスカウンタ、Ｃｌはクロック発生器、
ＳＷは並列形時分割交換機、ＩＮおよびＯＵＴはそれぞ
れ交換機ＳＷの入力側および出力側である。

Claims (1)

【特許請求の範囲】
1. １ 複数個の時分割多重伝送路からなるハイウェイと、
   該ハイウェイの各チャンネルのデイジタルデータを並列
   交換する時分割交換機と、各ハイウェイの１チヤネル分
   をハイウェイに対応したアドレスに格納可能な領域を有
   する２面のメモリと、上記ハイウェイのデータに対して
   １ビツトづつ直列に読み書きする第１の動作を行なう手
   段と、上記交換機に対してスイッチ単位のビット群を並
   列に読み書きする第２の動作を行なう手段を具備し、上
   記各ハイウェイの１チヤネル鋒のデータの送受完了毎に
   上記２面のメモリに対して上記の第１および第２の動作
   を行なう２つの手段を交互に切換えるよう制剤すること
   を特徴とする直列並列変換方式。