JPS59195B2 - 時分割交換方式 - Google Patents
時分割交換方式Info
- Publication number
- JPS59195B2 JPS59195B2 JP8272179A JP8272179A JPS59195B2 JP S59195 B2 JPS59195 B2 JP S59195B2 JP 8272179 A JP8272179 A JP 8272179A JP 8272179 A JP8272179 A JP 8272179A JP S59195 B2 JPS59195 B2 JP S59195B2
- Authority
- JP
- Japan
- Prior art keywords
- time
- parallel
- word
- serial
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
本発明は、時分割多重化信号をタイムスロット変換によ
り、複数の入線と出線との間にお（・て交換接続を行な
う、時分割交換方式に関するものである。
り、複数の入線と出線との間にお（・て交換接続を行な
う、時分割交換方式に関するものである。
かかる時分割交換方式は、時分割多重化による各種信号
の多重化に伴ない汎用化される傾向にあり、従来は、時
分割多重化信号のタイムスロット変換を行なう時間スイ
ッチ（以下、ＴＳＷ）と、空間的に配列されたマトリク
ス状のスイッチ回路等を用（・た空間スイッチ（以下、
ＳＳＷ）との組み合せによる方式が使用され、ＴＳＷ−
ＳＳＷ−、ＴＳＷ、、ＴＳＷ−ＳＳＷ−ＳＳＷ−ＴＳＷ
またはＴＳＷ−ＳＳＷ−ＳＳＷ−ＳＳＷ−ＳＳＷ−ＴＳ
Ｗ等の構成が一般に用（゛られて（゛る。
の多重化に伴ない汎用化される傾向にあり、従来は、時
分割多重化信号のタイムスロット変換を行なう時間スイ
ッチ（以下、ＴＳＷ）と、空間的に配列されたマトリク
ス状のスイッチ回路等を用（・た空間スイッチ（以下、
ＳＳＷ）との組み合せによる方式が使用され、ＴＳＷ−
ＳＳＷ−、ＴＳＷ、、ＴＳＷ−ＳＳＷ−ＳＳＷ−ＴＳＷ
またはＴＳＷ−ＳＳＷ−ＳＳＷ−ＳＳＷ−ＳＳＷ−ＴＳ
Ｗ等の構成が一般に用（゛られて（゛る。
第１図は、従来方式による一例を示すブロック図であり
、複数の入線ＨＷ１１〜ＨＷＩ８には、１ワードを複数
のビットにより構成するデータ信号が時分割多重化信号
として与えられ、各個に挿入されて（・る１次Ｔ５Ｗ−
１Ｔ１〜１Ｔ８にお（・て、時分割多重化信号のタイム
スロツトヘ挿入されているデータ信号の各ビットが、タ
イムスロット変換により、１ワードを単位としてタイム
スロツトヘの挿入順位が入替えられたうえ、ＳＳＷ・ｓ
の各入カヘ送出される。
、複数の入線ＨＷ１１〜ＨＷＩ８には、１ワードを複数
のビットにより構成するデータ信号が時分割多重化信号
として与えられ、各個に挿入されて（・る１次Ｔ５Ｗ−
１Ｔ１〜１Ｔ８にお（・て、時分割多重化信号のタイム
スロツトヘ挿入されているデータ信号の各ビットが、タ
イムスロット変換により、１ワードを単位としてタイム
スロツトヘの挿入順位が入替えられたうえ、ＳＳＷ・ｓ
の各入カヘ送出される。
なお、１次ＴＳＷ、工Ｔ１〜工Ｔ８としては、ＲＡＭ（
ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ、）が用（゛ら
れ、入力側時、分割多重化信号の各ビットがタイムスロ
ットの順位にしたがつて各アドレスヘ順次に書き込まれ
たうえ、外部から指定された読み出しアドレスの順位に
応じてその内容が読み出されることにより、タイムスロ
ット変換が行なわれる。
ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ、）が用（゛ら
れ、入力側時、分割多重化信号の各ビットがタイムスロ
ットの順位にしたがつて各アドレスヘ順次に書き込まれ
たうえ、外部から指定された読み出しアドレスの順位に
応じてその内容が読み出されることにより、タイムスロ
ット変換が行なわれる。
ＳＳＷＩＳは、各入力と各出力とを母線とするマトリク
ス回路の各交点にスイッチ回路が設けてあり、交換条件
にしたが（・、各交点のスイッチ回路を接続すべき時分
割多重化信号のタイムスロットと同期して１ワード単位
でオンとすることにより、各入力と各出力との間の交換
接続がなされ、交換接続された時分割多重化信号が各出
力ヘ送出される。ＳＳＷＩＳの各出力は、１次ＴＳＷ●
ＩＴｌ・〜ＩＴ８と同様にＲＡＭを用℃・た２次ＴＳＷ
−０Ｔ１〜０Ｔ８へ与えられ、外部より所定の順位で指
定されたアドレスへ１ワード毎の各ビツトが書き込まれ
たうえ、その内容が先頭アドレスから順次に読み出され
、出線ＨＷＯｌ〜ＨＷＯ８へ送出される。
ス回路の各交点にスイッチ回路が設けてあり、交換条件
にしたが（・、各交点のスイッチ回路を接続すべき時分
割多重化信号のタイムスロットと同期して１ワード単位
でオンとすることにより、各入力と各出力との間の交換
接続がなされ、交換接続された時分割多重化信号が各出
力ヘ送出される。ＳＳＷＩＳの各出力は、１次ＴＳＷ●
ＩＴｌ・〜ＩＴ８と同様にＲＡＭを用℃・た２次ＴＳＷ
−０Ｔ１〜０Ｔ８へ与えられ、外部より所定の順位で指
定されたアドレスへ１ワード毎の各ビツトが書き込まれ
たうえ、その内容が先頭アドレスから順次に読み出され
、出線ＨＷＯｌ〜ＨＷＯ８へ送出される。
したがつて、従来の方式ではＴＳＷ−ＳＳＷＴＳＷの３
段構成が最小限の構成として要求され、大形時分割交換
機にお（・ては構成の複雑化に伴な（・、空℃・て（・
る経路と使用中の経路との空塞状態に基づき新らたな接
続経路を設定する際、多くのプログラム処理を要すると
共に、装置としてのコストアツプを招来し、同時に、時
分割多重化信号の通過する回路数が多（・ため、信号伝
送経路としての信頼性が劣化する等の欠点を生じて（・
た。
段構成が最小限の構成として要求され、大形時分割交換
機にお（・ては構成の複雑化に伴な（・、空℃・て（・
る経路と使用中の経路との空塞状態に基づき新らたな接
続経路を設定する際、多くのプログラム処理を要すると
共に、装置としてのコストアツプを招来し、同時に、時
分割多重化信号の通過する回路数が多（・ため、信号伝
送経路としての信頼性が劣化する等の欠点を生じて（・
た。
本発明は、従来のかＸる欠点を一挙に解消する目的を有
し、複数の入線から与えられる各時分割多重化信号を各
入線毎に、かつ、１ワードを構成する各ビツト毎に直列
並列変換し、この各入線毎の並列出力を１ワードの各ビ
ツト順位毎に並列直列変換した後、各ビツト順位毎に設
けたタイムスロツト変換を行なう時間スイツチへ各ビツ
ト順位毎に与え各時間スイツチの出力を各個に直列並列
変換したうえ、各ピツト順位毎に並列直列変換し複数の
出線へ各個に送出することを特徴とした極めて簡単な構
成の、時分割交換方式を提供するものである。以下、実
施例を示す第２図以降により本発明の詳細を説明する。
し、複数の入線から与えられる各時分割多重化信号を各
入線毎に、かつ、１ワードを構成する各ビツト毎に直列
並列変換し、この各入線毎の並列出力を１ワードの各ビ
ツト順位毎に並列直列変換した後、各ビツト順位毎に設
けたタイムスロツト変換を行なう時間スイツチへ各ビツ
ト順位毎に与え各時間スイツチの出力を各個に直列並列
変換したうえ、各ピツト順位毎に並列直列変換し複数の
出線へ各個に送出することを特徴とした極めて簡単な構
成の、時分割交換方式を提供するものである。以下、実
施例を示す第２図以降により本発明の詳細を説明する。
第２図は全構成のプロツク図であり、複数の入線ＨＷＩ
ｌ〜ＨＷＩ８からの時分割多重化信号は、シフトレジス
タ等の直列並列変換回路ＳＰｌ〜ＳＰ８により、データ
信号の１ワードを構成する複数の各ビツト毎に直列並列
変換され、各入線ＨＷＩｌ〜ＨＷｌ８毎の並列出力１〜
８となる。
ｌ〜ＨＷＩ８からの時分割多重化信号は、シフトレジス
タ等の直列並列変換回路ＳＰｌ〜ＳＰ８により、データ
信号の１ワードを構成する複数の各ビツト毎に直列並列
変換され、各入線ＨＷＩｌ〜ＨＷｌ８毎の並列出力１〜
８となる。
なお、この例では１ワードが８ビツトにより構成されて
（・るものとしてある。各並列出力１〜８は、ビツト順
位毎に設けた並列入力、直列出力シフトレジスタ等のマ
ルチプレクサＭＵＸｌ〜ＭＵＸ９ヘビツト順位毎に与え
られ、各ビツト順位毎に並列直列変換されたうえ、ＴＳ
Ｗ−Ｔ１〜Ｔ８へ送出される。
（・るものとしてある。各並列出力１〜８は、ビツト順
位毎に設けた並列入力、直列出力シフトレジスタ等のマ
ルチプレクサＭＵＸｌ〜ＭＵＸ９ヘビツト順位毎に与え
られ、各ビツト順位毎に並列直列変換されたうえ、ＴＳ
Ｗ−Ｔ１〜Ｔ８へ送出される。
なお、マルチプレクサＭＵＸ，〜ＭＵＸ８の出力Ａ，〜
Ａ８は第３図のタイムチヤートに示すとおりであり、代
表として示す入線ＨＷＩｌからの時分割多重化信号１１
は、この場合１１〜１８の８ビツトにより１ワードｗの
データ信号が構成され、これをワードＷｌ，Ｗ２と反復
するが、ワードＷ，とＷ２とでは異なつたチヤネルのデ
ータ信号となつており、更に所定数のワードｗにより１
フレームが構成され、これを反復するものとなつており
、入線ＨＷＩの時分割多重化信号１１における１ワード
の第１ビツト１１〜第８ビツト１８は、出力ａ１〜Ａ８
の各第１ビツト１１〜１８となり、入線ＨＷＩ２の同様
な第１ビツト〜第８ビツトは、出力ａ１ 〜Ａ８の各第
２ビツト２１〜２８となり、以降同様に入線ＨＷＩ３〜
ＨＷＩ８の各ビツトが、出力ａ１〜Ａ８における第３ビ
ツト３１〜３８乃至第８ビツト８１〜８８となる。
Ａ８は第３図のタイムチヤートに示すとおりであり、代
表として示す入線ＨＷＩｌからの時分割多重化信号１１
は、この場合１１〜１８の８ビツトにより１ワードｗの
データ信号が構成され、これをワードＷｌ，Ｗ２と反復
するが、ワードＷ，とＷ２とでは異なつたチヤネルのデ
ータ信号となつており、更に所定数のワードｗにより１
フレームが構成され、これを反復するものとなつており
、入線ＨＷＩの時分割多重化信号１１における１ワード
の第１ビツト１１〜第８ビツト１８は、出力ａ１〜Ａ８
の各第１ビツト１１〜１８となり、入線ＨＷＩ２の同様
な第１ビツト〜第８ビツトは、出力ａ１ 〜Ａ８の各第
２ビツト２１〜２８となり、以降同様に入線ＨＷＩ３〜
ＨＷＩ８の各ビツトが、出力ａ１〜Ａ８における第３ビ
ツト３１〜３８乃至第８ビツト８１〜８８となる。
ＴＳＷ−Ｔ１〜Ｔ８は、時分割多重化信号の１ワードを
構成する各ビツト順位毎に設けてあり、それぞれにＲＡ
Ｍが用（・られ、第４図のプロツク図に示す構成となつ
て（・る。
構成する各ビツト順位毎に設けてあり、それぞれにＲＡ
Ｍが用（・られ、第４図のプロツク図に示す構成となつ
て（・る。
ＴＳＷ●Ｔ１〜Ｔ８に対する共通制御部ＣＣＴは、アド
レスカウンタＣＴＲおよびＲＡＭを用（・たホールドメ
モリＨＭからなり、クロツクパルスＦｓをカウントして
アドレスカウンタＣＴＲがアドレス指定信号を順次かつ
反復して発生し、これをホールドメモリＨＭの読み出し
アドレス端子ＲＡＤへ与えると共に、各ＴＳＷ●Ｔ１〜
Ｔ８の通話路メモリＳＭにおける書き込みアドレス端子
ＷＡＤへ与えて℃・る。
レスカウンタＣＴＲおよびＲＡＭを用（・たホールドメ
モリＨＭからなり、クロツクパルスＦｓをカウントして
アドレスカウンタＣＴＲがアドレス指定信号を順次かつ
反復して発生し、これをホールドメモリＨＭの読み出し
アドレス端子ＲＡＤへ与えると共に、各ＴＳＷ●Ｔ１〜
Ｔ８の通話路メモリＳＭにおける書き込みアドレス端子
ＷＡＤへ与えて℃・る。
また、ホールドメモリＨＭには、各アドレスに通話路メ
モリＳＭの読み出しアドレスＲＡＤを指定する信号が格
納されており、これがアドレスカウンタＣＴＲからのア
ドレス指定信号により順次に読み出され、通話路メモリ
ＳＭの読み出しアドレス端子ＲＡＤへ与えられる。
モリＳＭの読み出しアドレスＲＡＤを指定する信号が格
納されており、これがアドレスカウンタＣＴＲからのア
ドレス指定信号により順次に読み出され、通話路メモリ
ＳＭの読み出しアドレス端子ＲＡＤへ与えられる。
したがつて、各ＴＳＷＩＴｌ〜Ｔ８の通話路メモリＳＭ
には、第３図ａ１〜Ａ８の直列信号が先頭アドレスから
順次に書き込まれ、これが、ホールドメモリＨＭからの
信号によりあらかじめ指定された所定の順位によつて読
み出されるため、各ＴＳＷ−Ｔ１〜Ｔ８の通話路メモリ
ＳＭからは、各ビットの配列順位が変更されタイムスロ
ツト変換の行なわれた信号が得られる。
には、第３図ａ１〜Ａ８の直列信号が先頭アドレスから
順次に書き込まれ、これが、ホールドメモリＨＭからの
信号によりあらかじめ指定された所定の順位によつて読
み出されるため、各ＴＳＷ−Ｔ１〜Ｔ８の通話路メモリ
ＳＭからは、各ビットの配列順位が変更されタイムスロ
ツト変換の行なわれた信号が得られる。
なお、このタイムスロツト変換は、各ＴＳＷ●Ｔ１〜Ｔ
８の通話路メモリＳＭにお℃・て、同時かつ同一配列順
位により行なわれるため、結果として入線ＨＷＩｌ〜Ｈ
ＷＩ８からの各時分割多重化信号が、ワード単位により
時間的配列の変更がなされる。
８の通話路メモリＳＭにお℃・て、同時かつ同一配列順
位により行なわれるため、結果として入線ＨＷＩｌ〜Ｈ
ＷＩ８からの各時分割多重化信号が、ワード単位により
時間的配列の変更がなされる。
第５図は、ホールドメモリＨＭの内容が、特にタイムス
ロツト変換を行なわず、各ＴＳＷ−Ｔ１〜Ｔ８の通話路
メモリＳＭに対し、その先頭アドレスから順次に読み出
しアドレスの指定が行なわれて読み出された場合の、出
力ｂ１〜Ｂ８を示すタイムチヤートであり、これらの出
力ｂ１〜Ｂ８がシフトレジスタ等のデマルチプレクサＤ
ＭＵＸｌ〜ＤＭＵＸ８へ与えられ、各個に再び直列並列
変換される。
ロツト変換を行なわず、各ＴＳＷ−Ｔ１〜Ｔ８の通話路
メモリＳＭに対し、その先頭アドレスから順次に読み出
しアドレスの指定が行なわれて読み出された場合の、出
力ｂ１〜Ｂ８を示すタイムチヤートであり、これらの出
力ｂ１〜Ｂ８がシフトレジスタ等のデマルチプレクサＤ
ＭＵＸｌ〜ＤＭＵＸ８へ与えられ、各個に再び直列並列
変換される。
介デマルチプレクサＤＭＵＸｌ〜ＤＭＵＸ８の並列出力
は、各ビツト順位毎の出力１〜８となつており、これが
各ビツト順位毎に設けたマルチプレクサＭＵＸｌ〜ＭＵ
Ｘ８と同様の並列直列変換回路ＰＳｌ〜ＰＳ８により、
各ビツト順位毎に並列直列変換されたうえ、複数の出線
ＨＷＯｌ〜ＨＷＯ８へ各個に送出される。
は、各ビツト順位毎の出力１〜８となつており、これが
各ビツト順位毎に設けたマルチプレクサＭＵＸｌ〜ＭＵ
Ｘ８と同様の並列直列変換回路ＰＳｌ〜ＰＳ８により、
各ビツト順位毎に並列直列変換されたうえ、複数の出線
ＨＷＯｌ〜ＨＷＯ８へ各個に送出される。
したがつて、第５図に代表として出線ＨＷＯｌへ送出さ
れる時分割多重化信号０１を示すとおり、一旦各ワード
Ｗｌ，Ｗ２の各ビツト１１〜１８が各個別のルートに分
解されたものが、再び直列に集合した時分割多重化信号
０１となり、第３図に示す時分割多重化信号１，と同一
のものが再現される。
れる時分割多重化信号０１を示すとおり、一旦各ワード
Ｗｌ，Ｗ２の各ビツト１１〜１８が各個別のルートに分
解されたものが、再び直列に集合した時分割多重化信号
０１となり、第３図に示す時分割多重化信号１，と同一
のものが再現される。
た〜し、ＴＳＷ−Ｔ１〜Ｔ８のタイムスロツト変換によ
り、第３図ａ１〜Ａ８のビツト８１〜８８が、第５図ｂ
１〜Ｂ８におけるビツト１１〜１８の位置となつて（・
れば、ビツト８１〜８８は入線ＨＷＩ８の時分割多重化
侶号であるから、これが出線ＨＷＯｌへ送出されるもの
となり、同様にタイムスロツト変換のビツト順位を所定
のものとして定めれば、入線ＨＷＩｌ〜ＨＷＩ８の任意
のものを出線ＨＷＯｌ〜ＨＷＯ８中の任意のものへ接続
したことＸ同等の結果となるため入線ＨＷＩｌ〜ＨＷＩ
８と出線ＨＷＯｌ〜ＨＷＯ８との間の交換接続力哨在に
行なわれる。
り、第３図ａ１〜Ａ８のビツト８１〜８８が、第５図ｂ
１〜Ｂ８におけるビツト１１〜１８の位置となつて（・
れば、ビツト８１〜８８は入線ＨＷＩ８の時分割多重化
侶号であるから、これが出線ＨＷＯｌへ送出されるもの
となり、同様にタイムスロツト変換のビツト順位を所定
のものとして定めれば、入線ＨＷＩｌ〜ＨＷＩ８の任意
のものを出線ＨＷＯｌ〜ＨＷＯ８中の任意のものへ接続
したことＸ同等の結果となるため入線ＨＷＩｌ〜ＨＷＩ
８と出線ＨＷＯｌ〜ＨＷＯ８との間の交換接続力哨在に
行なわれる。
なお、時分割多重化信号のワード毎に異なつたタイムス
ロツト変換を行なえば、ワード毎の交換接続がなされる
一方、各ワード共同一のタイムスロツト変換を行なえば
、各入線ＨＷＩｌ〜ＨＷｌ８の各時分割多重化信号をそ
のまｋの形で交換接続することができる。
ロツト変換を行なえば、ワード毎の交換接続がなされる
一方、各ワード共同一のタイムスロツト変換を行なえば
、各入線ＨＷＩｌ〜ＨＷｌ８の各時分割多重化信号をそ
のまｋの形で交換接続することができる。
このほか、第２図の構成は、１ワードのビツト数に応じ
てマルチプレクサＭＵＸｌ〜ＭＵＸ８、ＴＳＷ−Ｔ１〜
Ｔ８およびデマルチプレクサＤＭＵＸｌ〜ＤＭＵＸ８等
の数を定めればよく、取扱う時分割多重化信号の条件に
したがつて任意の構成とすればよ（・。
てマルチプレクサＭＵＸｌ〜ＭＵＸ８、ＴＳＷ−Ｔ１〜
Ｔ８およびデマルチプレクサＤＭＵＸｌ〜ＤＭＵＸ８等
の数を定めればよく、取扱う時分割多重化信号の条件に
したがつて任意の構成とすればよ（・。
以上の説明により明らかなとおり本発明によれば、１段
のＴＳＷのみを用℃・て（・るため、従来に比しメモリ
の所要容量が１／２となり、同時にＳＳＷを用〜・てお
らず、簡単かつ安定な直列並列変換回路、マルチプレク
サ、デマルチプレクサおよび並列直列変換回路のみを使
用しており、回路構成上高信頼性が得られる。
のＴＳＷのみを用℃・て（・るため、従来に比しメモリ
の所要容量が１／２となり、同時にＳＳＷを用〜・てお
らず、簡単かつ安定な直列並列変換回路、マルチプレク
サ、デマルチプレクサおよび並列直列変換回路のみを使
用しており、回路構成上高信頼性が得られる。
また、ＴＳＷのタイムスロツト変換も簡単なプログラム
処理により容易に実現するため、全装置の小形化、低価
格化が容易に達成され、大形時分割交換機の構成上極め
て効果的である。
処理により容易に実現するため、全装置の小形化、低価
格化が容易に達成され、大形時分割交換機の構成上極め
て効果的である。
第１図は従来方式の一例を示すプロツク図、第２図以降
は本発明の実施例を示し、第２図は全構成のプロツク図
、第３図は第２図におけるマルチプレクサの出力を示す
タイムチヤート、第４図は第２図における時間スイツチ
の構成を示すプロツク図、第５図は第２図における時間
スイツチの出力を示すタイムチヤートである。 ＨＷｌｌ〜ＨＷＩ８・・・・・・入線、ＨＷＯｌ〜ＨＷ
Ｏ８・・・・・・出線、ＳＰｌ〜ＳＰ８・・・・・・直
列並列変換回路、ＭＵＸｌ〜ＭＵＸ８・・・・・・マル
チプレクサ、Ｔ，〜Ｔ８・・・・・・ＴＳＷ（時間スイ
ツチ）、ＤＭＵＸｌ〜ＤＭＵＸ８・・・・・・デマルチ
プレクサ、ＰＳｌ〜ＰＳ８・・・・・・並列直列変換回
路。
は本発明の実施例を示し、第２図は全構成のプロツク図
、第３図は第２図におけるマルチプレクサの出力を示す
タイムチヤート、第４図は第２図における時間スイツチ
の構成を示すプロツク図、第５図は第２図における時間
スイツチの出力を示すタイムチヤートである。 ＨＷｌｌ〜ＨＷＩ８・・・・・・入線、ＨＷＯｌ〜ＨＷ
Ｏ８・・・・・・出線、ＳＰｌ〜ＳＰ８・・・・・・直
列並列変換回路、ＭＵＸｌ〜ＭＵＸ８・・・・・・マル
チプレクサ、Ｔ，〜Ｔ８・・・・・・ＴＳＷ（時間スイ
ツチ）、ＤＭＵＸｌ〜ＤＭＵＸ８・・・・・・デマルチ
プレクサ、ＰＳｌ〜ＰＳ８・・・・・・並列直列変換回
路。
Claims (1)
- １ １ワードを複数のビットにより構成するデータ信号
が時分割多重化信号として与えられる複数の入線と、複
数の出線との間を、前記時分割多重化信号のタイムスロ
ット変換により前記１ワード毎に交換接続する時分割交
換方式において、前記複数の入線から与えられる各時分
割多重化信号を前記入線毎にかつ前記１ワードを構成す
る各ビット毎に直列並列変換し、前記各入線毎の各並列
出力を前記１ワードの各ビット順位毎に並列直列変換し
た後、前記各ビット順位毎に設けた各々がタイムスロッ
ト変換を同時かつ同一配列順位により行なう時間スイツ
チへ前記各ビット順位毎に与え、該各時間スイッチの出
力を各個にかつ前記各ビット順位に応じて直列並列変換
したうえ、前記各ビット順位毎に並列直列変換し、前記
複数の出線へ各個に送出することを特徴とした時分割交
換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8272179A JPS59195B2 (ja) | 1979-07-02 | 1979-07-02 | 時分割交換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8272179A JPS59195B2 (ja) | 1979-07-02 | 1979-07-02 | 時分割交換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS567589A JPS567589A (en) | 1981-01-26 |
| JPS59195B2 true JPS59195B2 (ja) | 1984-01-05 |
Family
ID=13782265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8272179A Expired JPS59195B2 (ja) | 1979-07-02 | 1979-07-02 | 時分割交換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59195B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6340989U (ja) * | 1986-09-02 | 1988-03-17 | ||
| JPH0421580Y2 (ja) * | 1984-04-25 | 1992-05-18 |
-
1979
- 1979-07-02 JP JP8272179A patent/JPS59195B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0421580Y2 (ja) * | 1984-04-25 | 1992-05-18 | ||
| JPS6340989U (ja) * | 1986-09-02 | 1988-03-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS567589A (en) | 1981-01-26 |
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