JPH0466156B2 - - Google Patents
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- JPH0466156B2 JPH0466156B2 JP60110105A JP11010585A JPH0466156B2 JP H0466156 B2 JPH0466156 B2 JP H0466156B2 JP 60110105 A JP60110105 A JP 60110105A JP 11010585 A JP11010585 A JP 11010585A JP H0466156 B2 JPH0466156 B2 JP H0466156B2
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- 230000000903 blocking effect Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 230000020169 heat generation Effects 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/08—Time only switching
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、時分割交換機に必要な通話路スイツ
チ、特にｎ個の通話路を時分割多重した入力ハイ
ウエイｋ本から入力する合計nk個の通話路を、
同様な構成のｋ本の出力ハイウエイ上の通話路、
合計nk個の任意の組合せで、しかも非閉そくで
接続可能なハイウエイ間スイツチと時間スイツチ
の機能を合せもつ時分割通話路スイツチ回路（以
下「Ｃスイツチ」とよぶ）の構成に関するもので
ある。
チ、特にｎ個の通話路を時分割多重した入力ハイ
ウエイｋ本から入力する合計nk個の通話路を、
同様な構成のｋ本の出力ハイウエイ上の通話路、
合計nk個の任意の組合せで、しかも非閉そくで
接続可能なハイウエイ間スイツチと時間スイツチ
の機能を合せもつ時分割通話路スイツチ回路（以
下「Ｃスイツチ」とよぶ）の構成に関するもので
ある。
（従来の技術）
このようなＣスイツチとして、第１図に示す構
成のものが一般には知られている。同図において
１は通話路メモリ、２は保持メモリで、各々nk
個の通話路に対応してnk語の容量を有する。３
はカウンタで、０からnk−１まで登算可能で、
１／nkの周期（時分割多重周期を単位時間とする、 以下同じ）のクロツクをうけて巡回している。４
は入力ハイウエイ６−１，６−２，…，６−ｋを
１本の入力二次ハイウエイ８にまとめる多重回
路、５は１本の出力二次ハイウエイ９をｋ本の出
力ハイウエイ７−１，７−２，…，７−ｋに分割
する分配回路である。カウンタ３は入力二次ハイ
ウエイ８の多重フレームに同期して動作してお
り、該ハイウエイに第ｉ番目の通話路の信号が送
られているとき、カウンタ３の内容はｉとなつて
いる。この内容をアドレスとして、通話路メモリ
１のｉ番地に入力二次ハイウエイ８の第ｉ番目の
通話路から送られてきた情報が書きこまれる。同
時に、カウンタ３の内容(i)をアドレスとして保持
メモリ２の第ｉ番地の内容ｊを読み出し、さらに
このｊをアドレスとして通話路メモリ１のｊ番地
の内容が読み出されて出力二次ハイウエイ９の第
ｉ番目の通話路の情報として送り出される。一
方、図では示されていないが保持メモリ２のｊ番
地の内容がｉになつているとすれば、カウンタ３
がｊのとき、上の説明と同様にして、入力二次ハ
イウエイ８のｊ番目の通話路の情報が通話路メモ
リ１のｊ番地に書きこまれ、同時に該メモリのｉ
番地の内容が出力二次ハイウエイ９の第ｊ番目の
通話路の情報として送り出される。以上により入
力および出力の二次ハイウエイ上でｉ番目とｊ番
目の通話路相互で情報の交換ができる。入力二次
ハイウエイ８上のそれぞれの通話路は入力ハイウ
エイ６−１，６−２，…，６−ｋのそれぞれの通
話路に、また、出力二次ハイウエイ９上のそれぞ
れの通話路は出力ハイウエイ７−１，７−２，
…，７−ｋのそれぞれの通話路に１対１に対応し
ているから、結局入力および出力二次ハイウエイ
８および９で任意に通話路の交換ができること
は、すべての入力ハイウエイ上の通話路とすべて
の出力ハイウエイ上の通話路間で任意に交換がで
きることを意味する。
成のものが一般には知られている。同図において
１は通話路メモリ、２は保持メモリで、各々nk
個の通話路に対応してnk語の容量を有する。３
はカウンタで、０からnk−１まで登算可能で、
１／nkの周期（時分割多重周期を単位時間とする、 以下同じ）のクロツクをうけて巡回している。４
は入力ハイウエイ６−１，６−２，…，６−ｋを
１本の入力二次ハイウエイ８にまとめる多重回
路、５は１本の出力二次ハイウエイ９をｋ本の出
力ハイウエイ７−１，７−２，…，７−ｋに分割
する分配回路である。カウンタ３は入力二次ハイ
ウエイ８の多重フレームに同期して動作してお
り、該ハイウエイに第ｉ番目の通話路の信号が送
られているとき、カウンタ３の内容はｉとなつて
いる。この内容をアドレスとして、通話路メモリ
１のｉ番地に入力二次ハイウエイ８の第ｉ番目の
通話路から送られてきた情報が書きこまれる。同
時に、カウンタ３の内容(i)をアドレスとして保持
メモリ２の第ｉ番地の内容ｊを読み出し、さらに
このｊをアドレスとして通話路メモリ１のｊ番地
の内容が読み出されて出力二次ハイウエイ９の第
ｉ番目の通話路の情報として送り出される。一
方、図では示されていないが保持メモリ２のｊ番
地の内容がｉになつているとすれば、カウンタ３
がｊのとき、上の説明と同様にして、入力二次ハ
イウエイ８のｊ番目の通話路の情報が通話路メモ
リ１のｊ番地に書きこまれ、同時に該メモリのｉ
番地の内容が出力二次ハイウエイ９の第ｊ番目の
通話路の情報として送り出される。以上により入
力および出力の二次ハイウエイ上でｉ番目とｊ番
目の通話路相互で情報の交換ができる。入力二次
ハイウエイ８上のそれぞれの通話路は入力ハイウ
エイ６−１，６−２，…，６−ｋのそれぞれの通
話路に、また、出力二次ハイウエイ９上のそれぞ
れの通話路は出力ハイウエイ７−１，７−２，
…，７−ｋのそれぞれの通話路に１対１に対応し
ているから、結局入力および出力二次ハイウエイ
８および９で任意に通話路の交換ができること
は、すべての入力ハイウエイ上の通話路とすべて
の出力ハイウエイ上の通話路間で任意に交換がで
きることを意味する。
（発明が解決しようとする問題点）
しかしながら、上記の既知の回路構成には、通
話路メモリ１および保持メモリ２としてきわめて
高速なメモリ回路が要求されると言う欠点があ
る。すなわち、上記の説明からも明らかなよう
に、通話路メモリは時分割多重のフレーム周期
（例えばPCM方式では125μS）当り書き込みと読
み出しを合計して2nk回の動作が必要である。ま
た、保持メモリはnk回の読み出しが必要である。
従つて、この回路構成では、メモリ素子の最大動
作速度により、スイツチの容量（通話路数nk）
が制限されることになる。
話路メモリ１および保持メモリ２としてきわめて
高速なメモリ回路が要求されると言う欠点があ
る。すなわち、上記の説明からも明らかなよう
に、通話路メモリは時分割多重のフレーム周期
（例えばPCM方式では125μS）当り書き込みと読
み出しを合計して2nk回の動作が必要である。ま
た、保持メモリはnk回の読み出しが必要である。
従つて、この回路構成では、メモリ素子の最大動
作速度により、スイツチの容量（通話路数nk）
が制限されることになる。
本発明は、上記従来技術の欠点に鑑みなされた
もので、メモリ素子の動作速度に制限されること
のない大容量の時分割通話路スイツチを提供する
ことを目的とする。
もので、メモリ素子の動作速度に制限されること
のない大容量の時分割通話路スイツチを提供する
ことを目的とする。
（問題点を解決するための手段）
各入力ハイウエイに１フレーム分の記憶容量を
もつ通話路メモリを出力ハイウエイに対応して出
力ハイウエイの数に等しい数だけ有する通話路メ
モリ群を配し、各出力ハイウエイにはその出力ハ
イウエイ専用の保持メモリを配したことにある。
もつ通話路メモリを出力ハイウエイに対応して出
力ハイウエイの数に等しい数だけ有する通話路メ
モリ群を配し、各出力ハイウエイにはその出力ハ
イウエイ専用の保持メモリを配したことにある。
（作用）
本発明によつて、入力ハイウエイ上の情報がそ
の入力ハイウエイの通話路メモリ群の全ての通話
路メモリに並列して読み込まれ、各出力ハイウエ
イの保持メモリによつて読み出すべき入力ハイウ
エイとその入力ハイウエイの通話路を指定するこ
とにより、複数の入力ハイウエイと複数の出力ハ
イウエイとの間で交換動作が行われる。
の入力ハイウエイの通話路メモリ群の全ての通話
路メモリに並列して読み込まれ、各出力ハイウエ
イの保持メモリによつて読み出すべき入力ハイウ
エイとその入力ハイウエイの通話路を指定するこ
とにより、複数の入力ハイウエイと複数の出力ハ
イウエイとの間で交換動作が行われる。
（実施例）
以下、図面を用いて本発明を詳細に説明する。
第２図は、本発明の一実施例である。２０−
１，２０−２，…２０−ｋは入力ハイウエイを示
す。
１，２０−２，…２０−ｋは入力ハイウエイを示
す。
２２−１，２２−１−２〜２２−１−ｋ，２２
−２−１，２２−２−２〜２２−２−ｋ，…，２
２−ｋ−１，２２−ｋ−２〜２２−ｋ−ｋは、そ
れぞれ入力ハイウエイ上に多重化されたｎ個の通
話路対応にｎ語の記憶容量を有する通話路メモリ
である。この構成では、ｋ本の入力ハイウエイ毎
に、同一容量の通話路メモリが出力ハイウエイ数
に等しいｋ個づつ設置され通話路メモリ群を構成
している。２３−１，２３−２，…，２３−ｋは
入力カウンタで1/nの周期のクロツクパルスを登
算し、対応する入力ハイウエイのフレーム位相に
同期して０からｎ−１までの範囲で巡回してい
る。通話路メモリに対する入力ハイウエイから送
られてきた情報の書き込みは、入力ハイウエイ２
０−１を例にとつて説明すると、入力カウンタ２
３−１の内容がアドレス情報として通話路メモリ
２２−１−１，２２−１−２，…，２２−１−ｋ
にそれぞれ送られ、入力ハイウエイ２０−１上の
同一情報がｋ個の通話路メモリ２２−１−１，２
２−１−２，…，２２−１−ｋの同一アドレスに
対し、並行して書き込まれる。この入力ハイウエ
イ上の情報の通話路メモリへの書き込み方は、他
の入力ハイウエイ２０−２，…，２０−ｋについ
ても全く同じである。このように、各入力ハイウ
エイに対応するｋ個の通話路メモリの記憶内容
は、ｎ語の全番地にわたり同一である。
−２−１，２２−２−２〜２２−２−ｋ，…，２
２−ｋ−１，２２−ｋ−２〜２２−ｋ−ｋは、そ
れぞれ入力ハイウエイ上に多重化されたｎ個の通
話路対応にｎ語の記憶容量を有する通話路メモリ
である。この構成では、ｋ本の入力ハイウエイ毎
に、同一容量の通話路メモリが出力ハイウエイ数
に等しいｋ個づつ設置され通話路メモリ群を構成
している。２３−１，２３−２，…，２３−ｋは
入力カウンタで1/nの周期のクロツクパルスを登
算し、対応する入力ハイウエイのフレーム位相に
同期して０からｎ−１までの範囲で巡回してい
る。通話路メモリに対する入力ハイウエイから送
られてきた情報の書き込みは、入力ハイウエイ２
０−１を例にとつて説明すると、入力カウンタ２
３−１の内容がアドレス情報として通話路メモリ
２２−１−１，２２−１−２，…，２２−１−ｋ
にそれぞれ送られ、入力ハイウエイ２０−１上の
同一情報がｋ個の通話路メモリ２２−１−１，２
２−１−２，…，２２−１−ｋの同一アドレスに
対し、並行して書き込まれる。この入力ハイウエ
イ上の情報の通話路メモリへの書き込み方は、他
の入力ハイウエイ２０−２，…，２０−ｋについ
ても全く同じである。このように、各入力ハイウ
エイに対応するｋ個の通話路メモリの記憶内容
は、ｎ語の全番地にわたり同一である。
２４−１，２４−２，…，２４−ｋは保持メモ
リ、２５−１，２５−２，…，２５−ｋは出力カ
ウンタ、２６−１，２６−２，…，２６−ｋは分
配回路であり、それぞれ出力ハイウエイ、２１−
１，２１−２，…，２１−ｋに対応して個別に設
けられている。各出力カウンタには1/nの周期で
クロツクパルスが加えられており、０からｎ−１
までの範囲で各々独立に巡回している。各各の出
力カウンタの値はその時点で出力すべき各出力ハ
イウエイの通話路番号を示している。保持メモリ
２４−１，２４−２，…，２４−ｋの各語は各々
の出力ハイウエイの各通話路に対応して、第３図
に示すように入力ハイウエイを指定する情報Ａと
その入力ハイウエイ上の通話路を指定する情報Ｂ
から構成されている。
リ、２５−１，２５−２，…，２５−ｋは出力カ
ウンタ、２６−１，２６−２，…，２６−ｋは分
配回路であり、それぞれ出力ハイウエイ、２１−
１，２１−２，…，２１−ｋに対応して個別に設
けられている。各出力カウンタには1/nの周期で
クロツクパルスが加えられており、０からｎ−１
までの範囲で各々独立に巡回している。各各の出
力カウンタの値はその時点で出力すべき各出力ハ
イウエイの通話路番号を示している。保持メモリ
２４−１，２４−２，…，２４−ｋの各語は各々
の出力ハイウエイの各通話路に対応して、第３図
に示すように入力ハイウエイを指定する情報Ａと
その入力ハイウエイ上の通話路を指定する情報Ｂ
から構成されている。
以下、一例として、通話路メモリ群２２−１−
１，２２−２−１，…，２２−ｋ−１から出力ハ
イウエイ２１−１への出力動作について説明す
る。出力ハイウエイ２１−２，…，２１−ｋに関
する出力動作も全く同様である。
１，２２−２−１，…，２２−ｋ−１から出力ハ
イウエイ２１−１への出力動作について説明す
る。出力ハイウエイ２１−２，…，２１−ｋに関
する出力動作も全く同様である。
まず、出力カウンタ２５−１の内容が保持メモ
リ２４−１へアドレス情報として送られると、保
持メモリ２４−１の該当語の内容が読み出され、
分配回路２６−１へ送られる。分配回路２６−１
は、送られてきた保持メモリの内容のうち入力ハ
イウエイ指定情報Ａを判読して、各入力ハイウエ
イ対応に設けられた通話路メモリ２２−１−１，
２２−２−１，…，２２−ｋ−１の内から、指定
された入力ハイウエイに対応する通話路メモリに
対して、通話路指定情報Ｂを分配する。その結
果、例えばＡの値が２ならば、通話路メモリ２２
−２−１に対して通話路指定情報Ｂが送られ該メ
モリのＢで指定されるアドレスの内容が出力ハイ
ウエイ２１−１上に読み出される。ここで、通話
路メモリの中の入力カウンタの指示するアドレス
へ順次入力ハイウエイからの情報を書き込み、保
持メモリの内容が示すアドレスの内容を読み出す
ことによつて入力ハイウエイ上の通話路から出力
ハイウエイ上の通話路へ変換動作が行なわれる原
理は第１図で述べた原理と同様である。
リ２４−１へアドレス情報として送られると、保
持メモリ２４−１の該当語の内容が読み出され、
分配回路２６−１へ送られる。分配回路２６−１
は、送られてきた保持メモリの内容のうち入力ハ
イウエイ指定情報Ａを判読して、各入力ハイウエ
イ対応に設けられた通話路メモリ２２−１−１，
２２−２−１，…，２２−ｋ−１の内から、指定
された入力ハイウエイに対応する通話路メモリに
対して、通話路指定情報Ｂを分配する。その結
果、例えばＡの値が２ならば、通話路メモリ２２
−２−１に対して通話路指定情報Ｂが送られ該メ
モリのＢで指定されるアドレスの内容が出力ハイ
ウエイ２１−１上に読み出される。ここで、通話
路メモリの中の入力カウンタの指示するアドレス
へ順次入力ハイウエイからの情報を書き込み、保
持メモリの内容が示すアドレスの内容を読み出す
ことによつて入力ハイウエイ上の通話路から出力
ハイウエイ上の通話路へ変換動作が行なわれる原
理は第１図で述べた原理と同様である。
本発明においては、入力ハイウエイ２０−１，
２０−２，…，２０−ｋに対応するｋ個の通話路
メモリからなる通話路メモリ群、２２−１−１，
２２−１−２〜２２−１−ｋ，２２−２−１，２
２−２−２〜２２−２−ｋ，…２２−ｋ−１，２
２−ｋ−２〜２２−ｋ−ｋ、に対しては当該の入
力ハイウエイ上の通話路情報が並行に重複して記
憶されている。従つて、上記の交換動作原理から
明らかなように、本スイツチにおいては任意の入
力ハイウエイ上の任意の通話路を、任意の出力ハ
イウエイの任意の通話路に対して非閉そくで接続
可能であり、交換機能的には第１図に示した従来
構成のスイツチと全く同じである。しかしなが
ら、第１図の構成では、１フレーム周期当り、通
話路メモリは書き込みと読み出しを合計して2nk
回、保持メモリは読み出しをnk回の動作が必要
であつたのに対して、第２図に示した本発明の構
成では、通話路メモリは書き込みと読み出しを合
計して2n回、保持メモリは読み出しをｎ回の動
作回数となり、メモリ素子の動作速度を各入力ハ
イウエイ対応の通話路メモリの並列設置数分の１
（１／ｋ）に減少させることができる。
２０−２，…，２０−ｋに対応するｋ個の通話路
メモリからなる通話路メモリ群、２２−１−１，
２２−１−２〜２２−１−ｋ，２２−２−１，２
２−２−２〜２２−２−ｋ，…２２−ｋ−１，２
２−ｋ−２〜２２−ｋ−ｋ、に対しては当該の入
力ハイウエイ上の通話路情報が並行に重複して記
憶されている。従つて、上記の交換動作原理から
明らかなように、本スイツチにおいては任意の入
力ハイウエイ上の任意の通話路を、任意の出力ハ
イウエイの任意の通話路に対して非閉そくで接続
可能であり、交換機能的には第１図に示した従来
構成のスイツチと全く同じである。しかしなが
ら、第１図の構成では、１フレーム周期当り、通
話路メモリは書き込みと読み出しを合計して2nk
回、保持メモリは読み出しをnk回の動作が必要
であつたのに対して、第２図に示した本発明の構
成では、通話路メモリは書き込みと読み出しを合
計して2n回、保持メモリは読み出しをｎ回の動
作回数となり、メモリ素子の動作速度を各入力ハ
イウエイ対応の通話路メモリの並列設置数分の１
（１／ｋ）に減少させることができる。
第２図の基本構成例では、各入力ハイウエイ対
応に、出力ハイウエイ数(k)に等しい個数の通話路
メモリを設置する必要がある。これに対して、出
力ハイウエイをグループ分けし、同一のグループ
に属する出力ハイウエイ間で同一の通話路メモリ
群を共有することにより、入力ハイウエイ対応の
通話路メモリの並列設置個数を軽減するような第
２の構成例を第４図に示す。以下第４図について
詳説する。
応に、出力ハイウエイ数(k)に等しい個数の通話路
メモリを設置する必要がある。これに対して、出
力ハイウエイをグループ分けし、同一のグループ
に属する出力ハイウエイ間で同一の通話路メモリ
群を共有することにより、入力ハイウエイ対応の
通話路メモリの並列設置個数を軽減するような第
２の構成例を第４図に示す。以下第４図について
詳説する。
第４図において、４０−１，４０−２，…，４
０−ｋは入力ハイウエイであり、第２図の２０−
１，２０−２，…，２０−ｋに相当する。また、
４１−１−１，４１−１−２，…，４１−１−
l′，〜，４１−ｌ−１，４１−ｌ−２，…，４１
−ｌ−l′は出力ハイウエイで、第２図の２１−
１，２１−２，…，２１−ｋに相当するものであ
り、各l′本からなるｌ個のグループに分けられて
いる。ここに、l′・ｌ＝ｋである。Ｗ，R1，R2，
…，Rl′には第５図に示すタイムチヤートに従つ
て、パルスが加えられる。なお同図に示すように
１／ｎ（l′＋１）の周期でパルスをＷ，R1，R2，
…，R1と順次割り当てる技術は周知の技術を用
いればよく、構成についてはここでは省略する。
Ｗにパルスが加えられている期間は入力期間であ
り、まずこの入力動作について説明する。
０−ｋは入力ハイウエイであり、第２図の２０−
１，２０−２，…，２０−ｋに相当する。また、
４１−１−１，４１−１−２，…，４１−１−
l′，〜，４１−ｌ−１，４１−ｌ−２，…，４１
−ｌ−l′は出力ハイウエイで、第２図の２１−
１，２１−２，…，２１−ｋに相当するものであ
り、各l′本からなるｌ個のグループに分けられて
いる。ここに、l′・ｌ＝ｋである。Ｗ，R1，R2，
…，Rl′には第５図に示すタイムチヤートに従つ
て、パルスが加えられる。なお同図に示すように
１／ｎ（l′＋１）の周期でパルスをＷ，R1，R2，
…，R1と順次割り当てる技術は周知の技術を用
いればよく、構成についてはここでは省略する。
Ｗにパルスが加えられている期間は入力期間であ
り、まずこの入力動作について説明する。
４２−１−１，４２−１−２，４２−１−ｌ，
４２−２−１，４２−２−２，〜４２−２−ｌ，
…，４２−ｋ−１，４２−ｋ−２，〜，〜４２−
ｋ−ｌは各入力ハイウエイ対応におかれた通話路
メモリ群で、第２図の２２−１−１，２２−１−
２，〜，２２−１−ｋ，２２−２−１，２２−２
−２，〜，２２−２−ｋ，…，２２−ｋ−１，２
２−ｋ−２，〜２２−ｋ−ｋに相当するものであ
る。ただし、第４図の構成では各入力ハイウエイ
対応に設置される通話路メモリ数は、出力ハイウ
エイグループ数に等しいｌ個となつている。各通
話路メモリは、それぞれ入力ハイウエイ上に多重
化されたｎ個の通話路対応にｎ語の記憶容量を有
する。４３−１，４３−２，…，４３−ｋは入力
カウンタで1/nの周期のクロツクパルスを登算
し、対応する入力ハイウエイのフレーム位相に同
期して０からｎ−１までの範囲で巡回している。
いまパルスがＷに加えられているとすると、ゲー
ト回路４７−１，４７−２，…，４７−ｋが一斉
に開き、入力カウンタ４３−１，４３−２，…，
４３−ｋの内容がアドレス情報として、通話路メ
モリ群４２−１−１，４２−１−２，４２−１−
ｌ，４２−２−１，４２−２−２〜４２−２−
ｌ，…，４２−ｋ−１，４２−ｋ−２，〜，４２
−ｋ−ｌにそれぞれ送られ、ｋ本の入力ハイウエ
イ４０−１，４０−２，…，４０−ｋから送られ
てきた情報が、それぞれ対応する通話路メモリ群
に一斉に書きこまれる。各入力ハイウエイ対応の
ｌ個の通話路メモリに対して、該入力ハイウエイ
上の情報が、並行に重複して書き込まれる様子は
第２図の場合と全く同様である。
４２−２−１，４２−２−２，〜４２−２−ｌ，
…，４２−ｋ−１，４２−ｋ−２，〜，〜４２−
ｋ−ｌは各入力ハイウエイ対応におかれた通話路
メモリ群で、第２図の２２−１−１，２２−１−
２，〜，２２−１−ｋ，２２−２−１，２２−２
−２，〜，２２−２−ｋ，…，２２−ｋ−１，２
２−ｋ−２，〜２２−ｋ−ｋに相当するものであ
る。ただし、第４図の構成では各入力ハイウエイ
対応に設置される通話路メモリ数は、出力ハイウ
エイグループ数に等しいｌ個となつている。各通
話路メモリは、それぞれ入力ハイウエイ上に多重
化されたｎ個の通話路対応にｎ語の記憶容量を有
する。４３−１，４３−２，…，４３−ｋは入力
カウンタで1/nの周期のクロツクパルスを登算
し、対応する入力ハイウエイのフレーム位相に同
期して０からｎ−１までの範囲で巡回している。
いまパルスがＷに加えられているとすると、ゲー
ト回路４７−１，４７−２，…，４７−ｋが一斉
に開き、入力カウンタ４３−１，４３−２，…，
４３−ｋの内容がアドレス情報として、通話路メ
モリ群４２−１−１，４２−１−２，４２−１−
ｌ，４２−２−１，４２−２−２〜４２−２−
ｌ，…，４２−ｋ−１，４２−ｋ−２，〜，４２
−ｋ−ｌにそれぞれ送られ、ｋ本の入力ハイウエ
イ４０−１，４０−２，…，４０−ｋから送られ
てきた情報が、それぞれ対応する通話路メモリ群
に一斉に書きこまれる。各入力ハイウエイ対応の
ｌ個の通話路メモリに対して、該入力ハイウエイ
上の情報が、並行に重複して書き込まれる様子は
第２図の場合と全く同様である。
次に、出力動作について、出力ハイウエイ群４
１−１−１，４１−１−２，…，４１−１−l′を
例にとつて説明する。他の出力ハイウエイ群に関
しても、回路構成と出力動作は全く同様である。
１−１−１，４１−１−２，…，４１−１−l′を
例にとつて説明する。他の出力ハイウエイ群に関
しても、回路構成と出力動作は全く同様である。
R1.R2，…，Rl′にパルスが加えられている期間
は、それぞれ出力ハイウエイ４１−１−１，４１
−１−２，…，４１−１−l′に対する出力期間で
ある。すなわち出力動作はこれらの出力ハイウエ
イごとに個別に行われる。４４−１−１，４４−
１−２，…，４４−１−l′は保持メモリ、４５−
１−１，４５−１−２，…，４５−１−l′は出力
カウンタで、それぞれ出力ハイウエイ４１−１−
１，４１−１−２，…，４１−１−l′に対応して
個別に設けられている。各出力カウンタには1/n
の周期のクロツクパルスが加えられており、０か
らｎ−１までの範囲で各々独立に巡回している。
各々の出力カウンタの値は各出力ハイウエイにそ
の時点で出力すべき通話路番号を示している。保
持メモリ４４−１−１，４４−１−２，…，４４
−１−l′の各語は各々の出力ハイウエイの通話路
に対応しており、第３図に示すように入力ハイウ
エイを指定する情報Ａと、その入力ハイウエイ上
の通話路を指定する情報Ｂから構成されている。
は、それぞれ出力ハイウエイ４１−１−１，４１
−１−２，…，４１−１−l′に対する出力期間で
ある。すなわち出力動作はこれらの出力ハイウエ
イごとに個別に行われる。４４−１−１，４４−
１−２，…，４４−１−l′は保持メモリ、４５−
１−１，４５−１−２，…，４５−１−l′は出力
カウンタで、それぞれ出力ハイウエイ４１−１−
１，４１−１−２，…，４１−１−l′に対応して
個別に設けられている。各出力カウンタには1/n
の周期のクロツクパルスが加えられており、０か
らｎ−１までの範囲で各々独立に巡回している。
各々の出力カウンタの値は各出力ハイウエイにそ
の時点で出力すべき通話路番号を示している。保
持メモリ４４−１−１，４４−１−２，…，４４
−１−l′の各語は各々の出力ハイウエイの通話路
に対応しており、第３図に示すように入力ハイウ
エイを指定する情報Ａと、その入力ハイウエイ上
の通話路を指定する情報Ｂから構成されている。
以下、一例としてR1にパルスが加えられてい
る期間、つまり出力ハイウエイ４１−１−１への
出力期間の動作について説明する。R1にパルス
が加えられるとゲート４９−１−１が開き、出力
カウンタ４５−１−１の内容が保持メモリ４４−
１−１へアドレス情報として送られ、保持メモリ
４４−１−１の該当語の内容が読み出され分配回
路４６−１へ送られる。分配回路４６−１は、送
られてきた保持メモリの内容ののうちの入力ハイ
ウエイ指定情報Ａを判別して、指定された入力ハ
イウエイに対応する通話路メモリへ、通話路指定
情報Ｂを分配する。その結果、例えばＡの値が２
ならば、通話路メモリ４２−２−１へ通話路指定
情報Ｂが送られ、該メモリのＢで指定されるアド
レスが共通情報バス５０−１に読み出される。と
ころで、R1には依然パルスが加えられているか
らゲート４８−１−１が開き共通情報バス５０−
１に読み出された情報は、出力ハイウエイ４１−
１−１に送出されることになる。ここに、通話路
メモリの中の入力カウンタの指示するアドレスへ
順次入力ハイウエイからの情報を書きこみ、保持
メモリの内容が示すアドレスを読み出すことによ
つて入力ハイウエイ上の通話路から出力ハイウエ
イ上の通話路へ交換動作が行なわれる原理は第１
図で述べた原理と同様である。以上のように、
R1にパルスが加えられると保持メモリの記憶情
報に従つて、通話路メモリ４２−１−１，４２−
２−１，４２−ｋ−１の内の特定通話路メモリの
特定番地から、つまり、特定入力ハイウエイの特
定通話路から、出力ハイウエイ４１−１−１上の
出力カウンタが示す通話路へ交換が可能である。
以下、R2，…，Rl′にパルスが加えられたときの
動作も同様である。
る期間、つまり出力ハイウエイ４１−１−１への
出力期間の動作について説明する。R1にパルス
が加えられるとゲート４９−１−１が開き、出力
カウンタ４５−１−１の内容が保持メモリ４４−
１−１へアドレス情報として送られ、保持メモリ
４４−１−１の該当語の内容が読み出され分配回
路４６−１へ送られる。分配回路４６−１は、送
られてきた保持メモリの内容ののうちの入力ハイ
ウエイ指定情報Ａを判別して、指定された入力ハ
イウエイに対応する通話路メモリへ、通話路指定
情報Ｂを分配する。その結果、例えばＡの値が２
ならば、通話路メモリ４２−２−１へ通話路指定
情報Ｂが送られ、該メモリのＢで指定されるアド
レスが共通情報バス５０−１に読み出される。と
ころで、R1には依然パルスが加えられているか
らゲート４８−１−１が開き共通情報バス５０−
１に読み出された情報は、出力ハイウエイ４１−
１−１に送出されることになる。ここに、通話路
メモリの中の入力カウンタの指示するアドレスへ
順次入力ハイウエイからの情報を書きこみ、保持
メモリの内容が示すアドレスを読み出すことによ
つて入力ハイウエイ上の通話路から出力ハイウエ
イ上の通話路へ交換動作が行なわれる原理は第１
図で述べた原理と同様である。以上のように、
R1にパルスが加えられると保持メモリの記憶情
報に従つて、通話路メモリ４２−１−１，４２−
２−１，４２−ｋ−１の内の特定通話路メモリの
特定番地から、つまり、特定入力ハイウエイの特
定通話路から、出力ハイウエイ４１−１−１上の
出力カウンタが示す通話路へ交換が可能である。
以下、R2，…，Rl′にパルスが加えられたときの
動作も同様である。
以上のように通話路メモリ群４２−１−１，４
２−２−１，４２−ｋ−１を介して、ｋ本の入力
ハイウエイ上のすべての通話路と、出力ハイウエ
イ群４１−１−１，４１−１−２，…，４２−１
−l′上のすべての通話路間で任意に交換が可能で
ある。他の出力ハイウエイ群に関しても、それぞ
れ別の通話路メモリ群を介して、全く同様にｋ本
の入力ハイウエイとの間で非閉そくの交換が可能
である。従つて、第４図の構成によつて、交換機
能的には第１図に示した従来構成のスイツチと全
く等価なスイツチを実現することができる。
２−２−１，４２−ｋ−１を介して、ｋ本の入力
ハイウエイ上のすべての通話路と、出力ハイウエ
イ群４１−１−１，４１−１−２，…，４２−１
−l′上のすべての通話路間で任意に交換が可能で
ある。他の出力ハイウエイ群に関しても、それぞ
れ別の通話路メモリ群を介して、全く同様にｋ本
の入力ハイウエイとの間で非閉そくの交換が可能
である。従つて、第４図の構成によつて、交換機
能的には第１図に示した従来構成のスイツチと全
く等価なスイツチを実現することができる。
第４図の構成で要求されるメモリ素子の動作速
度は、１フレーム周期当たり、通話路メモリにつ
いてはｎ（l′＋１）回、保持メモリについてはｎ
回の動作となる。つまり、第１図の従来構成に比
して、通話路メモリについてはl′＋１／2k倍、保
持メモリについては１／ｋ倍に速度を軽減するこ
とができる。また、第２図の構成と比較すると、
通話路メモリに関して、速度はl′＋１／２倍に増
加するが、通話路メモリの個数は１／l′倍に減少
している。
度は、１フレーム周期当たり、通話路メモリにつ
いてはｎ（l′＋１）回、保持メモリについてはｎ
回の動作となる。つまり、第１図の従来構成に比
して、通話路メモリについてはl′＋１／2k倍、保
持メモリについては１／ｋ倍に速度を軽減するこ
とができる。また、第２図の構成と比較すると、
通話路メモリに関して、速度はl′＋１／２倍に増
加するが、通話路メモリの個数は１／l′倍に減少
している。
（発明の効果）
本発明の利点は、スイツチの主要構成要素であ
る通話路メモリと保持メモリの動作速度が入・出
力ハイウエイの総数（第２図の構成ではｋ、第４
図の構成ではｌ）に依存しないことである。
る通話路メモリと保持メモリの動作速度が入・出
力ハイウエイの総数（第２図の構成ではｋ、第４
図の構成ではｌ）に依存しないことである。
したがつて、従来の構成法ではメモリ素子の最
大可能動作速度によつて、スイツチの最大容量
（１つのスイツチに収容可能な通話路数）が制限
されるのに対して、本発明の構成法では通話路メ
モリの並列設置数を増加さえすれば、原理的に
は、いくらでもスイツチの容量を増すことが可能
である。また、同じ規模のスイツチを作る場合に
は、本発明の構成を採用すれば、従来の構成法に
比べて、低速のメモリ素子の使用が可能となる。
つまり、従来は集積度が低く、発熱量も多い高速
のECL素子を用いる必要のあつたものが、集積
度が極めて高く、発熱量もほとんどないMOS
LSI素子を使用可能となり、発熱対策等の点でハ
ードウエアの構成が簡単化でき、スイツチの小形
化、低価格化を実現することができる。
大可能動作速度によつて、スイツチの最大容量
（１つのスイツチに収容可能な通話路数）が制限
されるのに対して、本発明の構成法では通話路メ
モリの並列設置数を増加さえすれば、原理的に
は、いくらでもスイツチの容量を増すことが可能
である。また、同じ規模のスイツチを作る場合に
は、本発明の構成を採用すれば、従来の構成法に
比べて、低速のメモリ素子の使用が可能となる。
つまり、従来は集積度が低く、発熱量も多い高速
のECL素子を用いる必要のあつたものが、集積
度が極めて高く、発熱量もほとんどないMOS
LSI素子を使用可能となり、発熱対策等の点でハ
ードウエアの構成が簡単化でき、スイツチの小形
化、低価格化を実現することができる。
第１図は従来の時分割通話路スイツチ回路、第
２図は本発明の実施例を示す図、第３図は保持メ
モリの構成例、第４図は本発明の別の実施例を示
す図、第５図は第４図の動作タイムチヤートであ
る。
２図は本発明の実施例を示す図、第３図は保持メ
モリの構成例、第４図は本発明の別の実施例を示
す図、第５図は第４図の動作タイムチヤートであ
る。
Claims (1)
- 【特許請求の範囲】 １ 複数の入力ハイウエイのうちの任意の通話路
を複数の出力ハイウエイのうちの任意の通話路へ
非閉そくで交換接続する時分割通話路スイツチに
おいて、 予め前記出力ハイウエイを複数本のハイウエイ
からなる複数個のグループに分割し、各入力ハイ
ウエイには出力ハイウエイの各グループに対応付
けられた出力ハイウエイのグループ数に等しい数
の少なくとも当該入力ハイウエイの１フレーム分
の情報を記憶できる通話路メモリで構成される通
話路メモリ群を設け、 各出力ハイウエイには当該出力ハイウエイの通
話路に対応して読み出すべき入力ハイウエイとそ
の通話路を指定する情報を保持する保持メモリを
設け、 前記通話路メモリ群の全ての通話路メモリには
当該入力ハイウエイの情報を全ての通話路メモリ
の書き込み用に割り当てられた位相で並列的に書
き込み、出力ハイウエイのグループ毎に独立して
前記保持メモリにより指定される入力ハイウエイ
の該出力ハイウエイに対応する通話路メモリから
情報を当該通話路メモリの読み出し用に割り当て
られた位相で読み出すことを特徴とする時分割通
話路スイツチ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110105A JPS61269489A (ja) | 1985-05-24 | 1985-05-24 | 時分割通話路スイッチ |
| US06/860,396 US4740953A (en) | 1985-05-24 | 1986-05-07 | Time division speech path switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110105A JPS61269489A (ja) | 1985-05-24 | 1985-05-24 | 時分割通話路スイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61269489A JPS61269489A (ja) | 1986-11-28 |
| JPH0466156B2 true JPH0466156B2 (ja) | 1992-10-22 |
Family
ID=14527164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60110105A Granted JPS61269489A (ja) | 1985-05-24 | 1985-05-24 | 時分割通話路スイッチ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4740953A (ja) |
| JP (1) | JPS61269489A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2269296A (en) * | 1992-08-01 | 1994-02-02 | Northern Telecom Ltd | Telecommunications switch architecture |
| KR960010891B1 (ko) * | 1993-10-19 | 1996-08-10 | 재단법인 한국전자통신연구소 | 반향제거 기능의 장애발생시 통화유지가 가능한 통화경로 스위칭 제어장치 및 방법 |
| JP2746061B2 (ja) * | 1993-07-09 | 1998-04-28 | 日本電気株式会社 | 音声パケット交換装置 |
| JP3080821B2 (ja) * | 1993-10-01 | 2000-08-28 | 日本電気株式会社 | 時分割タイムスロット入替回路 |
| JP3455474B2 (ja) * | 1999-08-27 | 2003-10-14 | 株式会社沖コムテック | ディジタル交換装置およびその装置のデータ交換方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111599A (ja) * | 1981-12-22 | 1983-07-02 | ノ−ザン・テレコム・リミテツド | 時分割多重通信システムにおける切換え回路網及びその方法 |
| JPS59119996A (ja) * | 1982-12-25 | 1984-07-11 | Fujitsu Ltd | マルチポ−トメモリを用いた時間スイツチ方式 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5917596B2 (ja) * | 1979-08-21 | 1984-04-21 | ケイディディ株式会社 | 時分割通話路スイッチ回路 |
| US4450557A (en) * | 1981-11-09 | 1984-05-22 | Northern Telecom Limited | Switching network for use in a time division multiplex system |
| US4470139A (en) * | 1981-12-28 | 1984-09-04 | Northern Telecom Limited | Switching network for use in a time division multiplex system |
| US4500986A (en) * | 1983-01-31 | 1985-02-19 | Rockwell International Corporation | Asymmetrical time division matrix apparatus |
-
1985
- 1985-05-24 JP JP60110105A patent/JPS61269489A/ja active Granted
-
1986
- 1986-05-07 US US06/860,396 patent/US4740953A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111599A (ja) * | 1981-12-22 | 1983-07-02 | ノ−ザン・テレコム・リミテツド | 時分割多重通信システムにおける切換え回路網及びその方法 |
| JPS59119996A (ja) * | 1982-12-25 | 1984-07-11 | Fujitsu Ltd | マルチポ−トメモリを用いた時間スイツチ方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4740953A (en) | 1988-04-26 |
| JPS61269489A (ja) | 1986-11-28 |
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