JPH04502842A - ディジタル式選択器を通してデータ情報を切り換えるための方法並びに装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ディジタル式選択器を通してデータ情報を切り換えるための方法並びに装置 産業上の利用分野 本発明はパルスコード変調および時分割多重方式で動作する電気通信装置に係わ り、さらに詳細にはディジタル式選択器またはＡＸ−Ｅスイッチに於けるデータ 情報中継接続方式並びに装置に関する。

従来の技術 従来知られている選択器メモリ装置は、一つの入力、複数のメモリ素子、および 一つの出力で構成されている。

入力の時間スロットに分散されているデータ情報は選択器メモリ装置の入力に到 達し、その到着順に前記装置の中に書き込まれる。メモリ素子から出力へのデー タ読み出しは制御情報に従って行われ、これは選択器メモリ装置に接続された制 御メモリ装置内に記憶されている。一つの時間スロットの時間の間にデータ情報 はメモリ素子の中に書き込まれ、メモリ素子から読み出される。従来技術の場合 は、一つの時間スロットの間隔は書込みフェーズと読み取りフェーズとで構成さ れている。

発明の目的と要約 今日の技術に於いては、選択器メモリ装置は種々の型式のディジタル式選択器で 使用されてる。例えば、Ｔ−Ｓ型（Ｔｉｍｅ時間・５ｐａｃｅ空間）ブロッキン グ無し選択器のコアは機能的にマトリクスを形成している多数の選択器メモリ装 置で構成されている。メモリ装置はＩ１０装置（入力／出力）に接続されており 、その各々は入力および出力線を選択器のコアに接続している。各々のＩ１０装 置は複数のデータチャンネルを処理している。データ情報は選択器メモリ装置の マトリクスの行に書き込まれ、一方データ情報はマトリクスから列毎に読み出さ れる。この様な選択器が増設または拡張される際には、必要とされる選択器メモ リ装置の数は二乗されるが、制御メモリ装置の数はＩ１０装置の数に比例して増 加する。

結果として、多数のＩ１０装置を処理する大規模ブロッキング無しＴ−８選択器 またはスイッチを実現するためには、多数の選択器メモリ装置が必要とされる。

この結果場所および消費電力に関する問題が生じる。

本発明による方法並びに装置は以上記述した問題を解決するが、ここでは発明さ れた一つの選択器記憶装置で複数の従来型選択器メモリ装置を効果的に置き換え られる。従って選択器メモリ装置からのいくつかの読み出しが単一時間スロット 間隔の間に実行される。与えられた時間スロット間隔内での各々の読み出しは、 個々の制御メモリ装置で制御される。発明による選択器メモリ装置は一つの入力 を育し、該入力に到達したデータ情報は入力時間スロット上に分散される。入力 データ情報は良く知られている方法で、選択器メモリ装置の中にひとつの時間ス ロット間隔の書き込みフェーズの間に書き込まれる。選択器メモリ装置には好適 に複数の出力が各々の読み出しフェーズ毎に具備されており、一つの時間スロッ ト中にデータ情報は読み出され、読み出しフェーズの数は選択器出力の数に等し い。読み出しは各々の読み出しフェーズ中に制御メモリ装置で制御され、これは 前記読み出しフェーズに固有である。従って、複数の制御メモリ装置が選択器メ モリ装置に接続されており、これは各各の制御メモリ装置が一つの選択器メモリ 出力および読み出しフェーズに対応するようになされている。時間スロット内の 読み出しフェーズ中に、データ情報は各々の出力に対して順番に読み出されるが 、このとき各々の読み出しフェーズからの読み出しは対応する制御メモリ装置で 制御される。

従って、本発明によれば一つの書込み動作および複数の読み出し動作が、選択器 メモリ装置の中で入力時間スロットに対応する時間間隔中に実行されるので、本 発明による選択器メモリ装置を複数の既知の選択器メモリ装置と置き換えること が出来る。本発明による選択器メモリ装置を使用することによって得られる利点 は、第一に大規模な選択器コアを使用する場合に見いだされるが、これは本発明 による選択器メモリ装置を従来型選択器メモリ装置の代わりに使用することによ って場所の制約がなされ、電力消費の増加が抑えられるためである。例えば各々 の書き込みフェーズに対して四つの読み取りフェーズを育する選択器メモリ装置 を使用する場合は、選択器メモリ装置の数は従来型選択器メモリ装置を使用する 場合に比べて四分の−に減少する。

図面の簡単な説明 本発明による方法並びに装置を添付図面を参照して以下に詳細に記述する： 第１図は従来技術に基ずく、選択器メモリ装置を示す； 第２図は従来型選択器メモリ装置を、Ｔ−Ｓ型選択器の選択器コアの中に並べる 方法を示す：第３図は本発明による選択器メモリ装置を示す；そして 第４図はＴ−Ｓ型選択器の選択器コア内に配列された本発明による選択器メモリ 装置を示す。

発明を実行するための最良の方法 第１図は従来型選択器メモリ装置（ＳＳ）を示す。入力スロットに分配されたデ ータ情報は、選択器メモリ装置（ＳＳ）の入力（ＩＮ）に入る。複数の入力時間 スロットカ一つのフレームを形成する。各々のフレームに対して入力データ情報 は周期的に選択器メモリ装置（ＳＳ）に書き込まれるが、指定された入力時間ス ロット内の情報はスロット番号に対応したアドレスと共にメモリ素子の中に書き 込まれる。

選択器メモリ装置（ＳＳ）の中に書き込まれたデータ情報は出力（ＯＵＴ）に読 み出されるか、これは選択器メモリ装置（ＣＳ）の中に記憶されている制御情報 の制胛下に行われる。装置（ＳＳ）から読み出された情報は、出力時間スロット に分配される。装置（ＳＳ）からの情報を読み出す際には、制御メモリ装置（Ｃ Ｓ）内に記憶されている制御情報が周期的に読みとられるが、制御メモリ装置（ ＣＳ）内のメモリ素子のアドレスは出力時間スロットの番号に対応している。従 来技術の場合は時間スロットの時間間隔はこの様に、一部は書き込みフェーズで または一部は読み出しフェーズで構成されている。

先に記述した種類の選択器メモリ装置は、ディジタル式選択器で使用されており 入力時間スロットからの情報を、任意の形式の予め定められている出力時間スロ ットに結合する。例えば、これら従来型選択器メモリ装置はＴ−３型（時間−空 ｒＩ！ｉ）無制約ディジタル式選択器で使用されている。この様な一つの従来型 選択器の選択器コアが第２図に示されている。図に示された例に於ける選択器コ アは、機能的にマトリクスを形成している１６個の選択器メモリ装置（Ｓ　Ｓ） と、それぞれ入力線（１０）、、（１３）および出力線（２０）、、、（２３） を選択器メモリ装置に接続する四つのＩ１０装置とで構成されている。データ情 報は選択器メモリ装置（ＳＳ）の中に行単位で読み込まれるのに対し、情報は前 記装置から列で読み出される。

データ情報は選択器メモリ装置（ＳＳ）の中に時間スロット間隔の書き込みフェ ーズの中に書き込まれ、同じデータ情報はマトリクスの同一行に属する全ての選 択器メモリ装置に同時に書き込まれる。時間スロットの読み出しフェーズ中にデ ータ情報は各々の列の選択器メモリ装置の一つから読みとられる。読み出しは制 御情報によって制御され、この情報は各々の列に属する制御メモリ装ｒＩｔ（Ｃ Ｓ）の中に格納されている。各出力時間スロットに対して制御情報は、読み出し に関連して列に並んでいる選択器メモリ装置（Ｓ　Ｓ）と、またそこから情報が 読み出される選択器メモリ装置内のメモリ素子とを制御する。制御メモリ装置（ ＣＳ）の０番は列番号０からＩ１０装置番号０への出力線番号２０を経由しての 読み出しを制御し、制御メモリ装置（ＣＳ）の１番は列番号ＯからＩ１０装置番 号１への出力線番号２１を経由しての読み出しを制御している、以下同様である 。

選択器メモリ装置内のデータ情報が入力時間スロットからいくつかの別の時間ス ロットに切り替えているという事実によって、選択器コアはその時間選択特性（ Ｔ−ＳＴＥＰ）を付与されている。選択器コアはその空間特性（Ｓ−３ＴＥＰ） を得ているが、これは選択器メモリ装置内の一つの列からデータ情報を読み出す 際には関連する選択器メモリ装置の選別が行われているためである。

先に述べたＴ−Ｓ選択器に１７０装置および関連する線を付加して拡張して、追 加のデータチャンネルを処理する場合に、従来知られている種類のものでは選択 器メモリ装置（Ｓ　Ｓ）の数がかなり増加してしまう、それは選択器メモリ装置 の数がＩ１０装置の数の二乗に等しいためである。例えば、Ｉ１０装置の数が８ まで増える場合は、選択器メモリ装置の数は６４に増加する。制御メモリ装置（ ＣＳ）の数はＩ１０装置の個数に等しいので８に増える。

Ｉ１０装置の増加に伴う選択器メモリ装置の台数の劇的な増加の問題は本発明に よって解決される、すなわち本発明の原理によれば単一の選択器メモリ装置を複 数の従来型選択器メモリ装置と効果的に置き換えることが本質的に可能である。

第３図は発明された選択器メモリ装置（ＳＳ）を示す。選択器メモリ装置（ＳＳ ）に入力されたデータ情報は入力時間スロットに分配される。データ情報は入力 （ＩＮ）に入る。入力データ情報は周期的に書き込まれるが、その手順は先に記 述した従来より知られている選択器メモリ装置の中にデータが書き込まれる方法 と同様である。先に記述した様に、情報の書き込みは時間スロット間隔の書き込 みフェーズ中に起きる。

本発明による選択器メモリ装置には複数の出力、０ＵＴｌ、、、０ＵＴ３、が具 備されている、図示された実施例は４出力である。選択器メモリ装置（Ｓ　Ｓ） には、それぞれの出力に対応する等しい数の制御メモリ装置、Ｃ３Ｏ，、Ｃ３３ が接続されている。制御メモリ装置はデータ情報の選択器メモリ装置からの読み 出しを制御するための制御情報を有している。図示された例では出力および制御 メモリ装置には０から３の番号か付けられている。制御メモリ装置の各々は読み 出しを行うために、対応する出力に接続されている。出力番号０、ＯＵＴ　Ｏへ の読み出しの場合は、制御メモリ装置番号ｏ、ｃｓ。

が読み出しを制御するために接続されている。出力番号１．０ＵＴＩへの読み出 しの場合は、制御メモリ装置番号１．Ｃ３Ｉが読み出しを制御するために接続さ れており、以下同様である。本発明による単一の選択器メモリ装置で従来型選択 器メモリ装置の複数台を置き換えることを可能とするために、入力時間スロット に対応する時間スロット間隔の間にそれぞれの出力の各々に対応する複数の読み 出しが順番に実行される。読み出しは読み出しフェーズ中に起こる。図示された 例の場合は、一つの時間スロット間隔は四つの読み出しフェーズを有し、出力Ｏ ＵＴ番号０に読み出されるデータ情報は第−読み出しフェーズ中にυ［１メモリ 装置（ＣＳ）番号Ｏに記憶されている制御情報の制御下に読み出され、出力ＯＵ Ｔ番号ｌに読み出されるデータ情報は第二読み出しフェーズ中に制御メモリ装置 （ＣＳ）番号１に記憶されている制御情報の制御下に読み出され、以下同様であ る。読み出しフェーズ中、実際の読み出しは従来知られている技術と同様な方法 で制御される。時間スロット間隔の第−読み出しフェーズ中、例えば番号７、制 御メモリ装置番号０、メモリ素子番号７内の制御情報は選択器メモリ装置のどの メモリ素子のデータ情報か読み出し可能かを制御する。従って、制御情報はそこ からデータ情報の読み出しが可能な選択器メモリ装置内のアドレスを含んでいる 。

図に示された例に於いて、時間間隔は時間スロットで構成されており、一部は一 つの書き込みフェーズであり、一部は四つの読み出しフェーズである。それで本 発明による選択器メモリは従来より知られている選択器メモリ装置と効果的に置 き換えることが可能である。従って本発明による選択器メモリ装置を使用するこ との一つの利点は、メモリスペースの節約に見いだされる。

第４図はＴ−Ｓ選択器の選択器コアを示し、これは第２図の実施例の選択器コア と同一サイズであるか、本発明に基づく選択器メモリ装置で構成されている。本 発明による選択器メモリ装置を従来より知られている選択器メモリ装置の代わり に使用したときのメモリスペースの節約の形で得られる利点は、これらふたつの 選択器コアを比較すれば明かである。第４図に示す選択器コアの場合、選択器メ モリ装置（Ｓ　Ｓ）の個数は４に減少している、すなわち第２図の実施例で必要 とされる選択器メモリ装置の台数の四分の−である。

先に記述した選択器コアと同様、第４図の実施例の選択器コアは四つの１１０装 置を有する。選択器コアは本発明による選択器メモリ装置（ＳＳ）を四つ有し、 これらは列番号００列に配置されている。各々の本発明による選択器メモリ装置 （Ｓ　Ｓ）は、先に記述したＴ−３選択器内で使用されている従来型選択器メモ リ装置の行と置き換えられている。Ｉ１０装置からのデータ情報は、入力線＋４ ．１５，１６，１７．上から選択器メモリ装置に供給され、選択器メモリ装置内 の時間スロット切換に引き続いてデータ情報は出力、０ＵＴＯ，０ＵＴＩ。

０ＵＴ２，０ＵＴ３から出力データ線２４，２５，２６゜２７を介してＩ１０装 置に戻される。

第４図に示されたＴ−Ｓ選択器コアに於いて入力時間スロット、例えば時間スロ ット番号７に対応する時間スロット間隔の間に以下の事象か起きる。書き込みフ ェーズ中、Ｉ１０装置からのデータ情報は対応する選択器メモリ装置内のメモリ 素子番号７の中に書き込まれる。時間スロットはこの後回つの読み出しフェーズ を有する。

第−読み出しフェーズ中、制御メモリ装置（ＣＳ）番号０内でアドレス番号７を 有するメモリ素子の制御情報が、列の単一選択器メモリ装置からＩ１０装置番号 ０への読み出しを制御し、これはそれぞれの選択器メモリ装置（Ｓ　Ｓ）の出力 ＯＵＴ番号０に接続されている出力データ線上２４上に読み出される。制御情報 はどの選択器メモリ装置が読み出し対象として適切であるかと、選択器メモリ装 置のどのメモリ素子から関連する読み出しを実行するべきかの制御とを行う。例 示された時間スロット間隔の第二読み出しフェーズの間に、選択器メモリ装置の 一つからの読み出しは制御メモリ装置（ＣＳ）番号１内の制御情報で制御される 。次に読み出しが出力線２５上のＩ１０装置番号１に対して実行されるが、この 出力線はそれぞれの選択器メモリ装置上の出力ＯＵＴ番号１に接続されている。

選択器メモリ装置からの読み出しは、第三および第四読み出しフェーズの間も同 様に行われ、第三読み出しフェーズ中の読み出しは制御メモリ装置番号２で制御 され、データ情報はＩ１０装置番号２に送られる。第四読み出しフェーズ中の読 み出しは制御メモリ装置（Ｃ３）番号３内の制御情報で制御され、データ情報は Ｉ１０装置番号３に送られる。時間スロット間隔の読み出しフェーズ中に、読み 出しはこの様に全てのＩ１０装置に対して実行され、その際異なるＩ１０装置に 対する読み出しは時間スロット間隔の個別の読み出しフェーズ中に実施される。

もちろん、選択器コアに更に多くのＩ１０装置および選択器メモリ装置を付加し て拡張することも可能である。

例えば、選択器コアにさらに四つのＩ１０装置を付加して拡張するとすると、選 択器メモリ装置の個数は１６個に増え、選択器メモリ装置は機能的に８個づつ２ 列に配列される。情報は行毎に書き込まれ、同一データ情報は同一行に属するふ たつの選択器メモリ装置の中に書き込まれる。データ情報は選択器メモリ装置の それぞれの行に対応するＩ１０装置から選択器メモリ装置に対して送られる。読 み出しの際には、データ情報は列のうちの一つから８個のＩ１０装置のうちの四 つに対して読み出され、もう一方の列から残りの四つのＩ１０装置に読み出され る。従って、各々の列からの読み出しは前記列に対応する四つの１１０装置に対 して実行されるので、それぞれの列に属する選択器メモリ装置は四つの出力を有 し、各々の時間スロット間隔の四つの読み出しフェーズ中に四つの制御メモリ装 置で制御される。

従来技術と比較して分かるように、本発明で実行される各々の個別の読み出しは 従来型選択器メモリ装置からの読み出しよりも更に早く行われるであろう、なぜ ならば入力時間スロットに対応する時間スロットが、従来より知られている場合 では唯一っの読み出しフェーズしか持たなかったのに較べて、四つの読み出しフ ェーズを有するためである。この情報の急速読み出しにより本発明による選択器 メモリ装置を使用した場合は、必要な選択器メモリ装置の個数を減少できる。以 上述べた、例として示す選択器メモリ装置は各々の書き込みフェーズに対して四 つの読み出しフェーズを有し、同じ数の制御メモリ装置に接続されていて従来知 られている種類の選択器メモリ装置の四つと置き換えることが可能である。本発 明による選択器メモリ装置を、該装置が従来より知られている選択器メモリ装置 と四以外の数で置き換えられるように構成することも可能である。例えば本発明 による選択器メモリ装置を各々の書き込みフェーズに対して２または８の読み出 しフェーズを存するように構成し、対応する個数の制御メモリ装置に接続するこ とも出来る。

選択器メモリ装置に接続される制御メモリ装置の数を制限できる係数は、可能な 最短読み出し時面を与えるものがめられる、何故なら一つの時間スロット間隔の 間に選択器メモリ装置に接続されている制御メモリ装置の個数と同じ数の読み出 しが、実行可能だからである。

実際は提案されてはいないが、マルチプレクサの場合は読み出しフェーズの数お よび選択器メモリ装置に接続されている制御メモリ装置の数よりも少ない出力を 備えた選択器メモリ装置を具備することも考えられる。デマルチプレクサが選択 器内のＩ１０装置に接続された場合は、さらに多くのＩ１０装置に対して同時に 多重伝送して線路またはその他のデータ伝送媒体を、選択器メモリ装置の出力か ら共有する事も考えられる。

従来技術　Ｆ輪、２ 国際調査報告 国際調査報告

Claims (1)

1. 【特許請求の範囲】 １．電気通信システムで使用されるディジタル式選択器内でのデータ情報を通過 接続させるための方法であって、前記データ情報は選択器メモリ装置に時間スロ ットに分散された形で到達し、この時間スロットに属する書き込みフェーズ中に 選択器メモリ装置の中に書き込まれ、前記書き込まれた情報は前記時間スロット に属する読み出しフェーズ中に制御メモリ支援を受けて選択器メモリ装置から読 み出される、前記方法に於いて、読み出し用に各々の書き込みフェーズに対して ふたつまたはそれ以上の読み出しフェーズが用意され；またデータ情報の読み出 しが各々の読み出しフェーズに固有の制御メモリ装置の支援で制御されることを 特徴とする前記方法。 ２．請求項第１項記載の方法に於いて、各々の時間スロットに四つの読み出しフ ェーズと一つの書き込みフェーズが具備されていることを特徴とする前記方法。 ３．データ情報の通過接続させるためのディジタル式選択器であって、前記選択 器はデータ入力を具備した選択器メモリ装置を有し、ここで前記選択器メモリ装 置のデータ入力に到達するデータ情報は時間スロットの中に分散されており、前 記選択器メモリ装置に入力されるデータ情報は時間スロットに属する書き込みフ ェーズ中に書き込まれ、選択器メモリ装置には制御メモリ装置が接続されていて 、この制御メモリ装置は続み出しフェーズ中の前記選択器メモリ装置からのデー タ情報読み出しを制御するための制御情報を含んでいるところの、前記ディジタ ル式選択器に於いて、複数の制御メモリ装置が前記選択器メモリ装置に接続され ており；データ情報は各々の書き込みフェーズに対応する複数の読み出しフェー ズ中に前記選択器メモリ装置から読み出され；そして読み出し時には、各々の制 御メモリ装置が前記選択器メモリ装置からのデータ情報の読み出しを、各々のそ れぞれの読み出しフェーズの間に順番に行うように制御するように機能すること を特徴とする前記ディジタル式選択器。 ４．請求項第３項記載のディジタル式選択器に於いて、前記選択器メモリ装置が 情報の読み出し用の少なくともふたつの出力を有し；そして少なくともふたつの 制御メモリ装置がそれぞれの選択器メモリ出力への情報の読み出しが、各々のそ れぞれの読み出しフェーズの間に順番に行われるように制御するように構成され ていることを特徴とする前記ディジタル式選択器。 ５．請求項第３項記載のディジタル式選択器に於いて、複数の選択器メモリ装置 が機能的にマトリクスを構成するように配置され；良く知られている方法で同一 のデータ情報が同一行の異なる選択器メモリ装置に一括して書き込まれ、一方異 なるデータ情報は同一列の異なる選択器メモリ装置に一括して書き込まれ；そし て同一の制御メモリ装置の読み出しフェーズ中に一括して読み出されるようにし 、一方異なる制御メモリ装置は選択器メモリ装置からの情報の読み出しが、異な る読み出しフェーズ中に異なる列に対して行われるように制御する事を特徴とす る前記ディジタル式選択器。 ６．請求項第５項記載のディジタル式選択器に於いて、選択器が少なくとも一つ の列を含むマトリクスに配列された前記多重出力選択器メモリ装置（ＳＳ）を有 し；マトリクスの各々の行に属するそれぞれの選択器メモリ装置（ＳＳ）には前 記行に対応するひとつのＩ／Ｏ装置から入力線（１４），（１５），（１６）， （１７）が接続されており；時間スロットの書き込みフェーズ中にＩ／Ｏ装置か らのデータ情報が行単位で選択器メモリ装置（ＳＳ）の中に書き込まれ；一つの 同一列に属する選択器メモリ装置上の各々対応する出力がそれぞれのＩ／Ｏ装置 に接続され；データ情報は列毎に選択器メモリ装置から読み出され；前記各々の 列の各々の選択器メモリ装置は選択器メモリ装置上の出力の数および各書き込み フェーズに対する読出しフェーズの数に対応する複数の制御メモリ装置（ＣＳ） に接続されており、前記制御メモリ装置（ＣＳ）は各制御メモリ装置に対する読 み出しフェーズ中に前記列内の選択器メモリ装置からのデータ情報読み出しを制 御するための制御情報を有し；読み出し中に前記制御情報は前記列内のどの選択 器メモリ装置から読み出しを行うべきかを指示し；データ情報は一つの時間スロ ット間隔の複数の読み出しフェーズ中にそれぞれの列から読み出され；それぞれ の読み出しフェーズ中にデータ情報はそれぞれの列内の選択メモリ装置の一つか ら、関係する読み出しフェーズに属する出力に対して、読み出しフェーズおよび 出力に対応する制御メモリ装置（ＣＳ）内に記憶されている制御情報の制御のも とに読み出されることを特徴とする前記ディジタル式選択器。