JPH04199994A - 時間スイッチ - Google Patents
時間スイッチInfo
- Publication number
- JPH04199994A JPH04199994A JP32598990A JP32598990A JPH04199994A JP H04199994 A JPH04199994 A JP H04199994A JP 32598990 A JP32598990 A JP 32598990A JP 32598990 A JP32598990 A JP 32598990A JP H04199994 A JPH04199994 A JP H04199994A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- memories
- time switch
- highways
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 74
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野］
本発明は、時間スイッチ、更に詳しく言えば、データハ
イウェイ上のタイムスロットの入替えによってスイッチ
ングを実現するディジタルクロスコネクト装置あるいは
ディジタル交換機で用いられる時間スイッチに関する。
イウェイ上のタイムスロットの入替えによってスイッチ
ングを実現するディジタルクロスコネクト装置あるいは
ディジタル交換機で用いられる時間スイッチに関する。
ディジタル情報のスイッチングには、データハイウェイ
上のタイムスロツトの入替えによってスイッチングを実
現する時間スイッチが用いられる。 大容量の時間スイッチを構成するためには、一般に、デ
ータハイウェイの多重度（一定時間当りのタイムスロッ
ト数）を上げるが、回路の動作速度も上昇するため、こ
の方法には限界がある。回路の動作速度を押さえた大容
量時間スイッチとしては、「片桐、他：Ｍ２０形多重変
換装置、ＮＥＣ技法、第３５巻、Ｎｏ、１２．’ ｐｐ
、２２−２’９（１９８２）Ｊに述べられているように
、「動作速度を小さくするために、直並列変換と、並列
展開を採用し０００、本装置では並列展開度を４とする
ことによりＴＳＩを構成するマトリクスと付随するセレ
クタの動作速度を１／４としている」。 このことは上記文献第２８頁図９からも推測されるよう
に、データメモリを並列展開数の２乗個用いることにな
る。この方法では、Ｎ並列展開の場合、第２図に示すよ
うに、Ｎ２個のデータメモリを用意し、各データハイウ
ェイのデータをＮ個のデータメモリに書き込み、選択回
路で５異なるデータハイウェイのデータを書き込んだデ
ータメモリの出力から１個のデータを選択する。
上のタイムスロツトの入替えによってスイッチングを実
現する時間スイッチが用いられる。 大容量の時間スイッチを構成するためには、一般に、デ
ータハイウェイの多重度（一定時間当りのタイムスロッ
ト数）を上げるが、回路の動作速度も上昇するため、こ
の方法には限界がある。回路の動作速度を押さえた大容
量時間スイッチとしては、「片桐、他：Ｍ２０形多重変
換装置、ＮＥＣ技法、第３５巻、Ｎｏ、１２．’ ｐｐ
、２２−２’９（１９８２）Ｊに述べられているように
、「動作速度を小さくするために、直並列変換と、並列
展開を採用し０００、本装置では並列展開度を４とする
ことによりＴＳＩを構成するマトリクスと付随するセレ
クタの動作速度を１／４としている」。 このことは上記文献第２８頁図９からも推測されるよう
に、データメモリを並列展開数の２乗個用いることにな
る。この方法では、Ｎ並列展開の場合、第２図に示すよ
うに、Ｎ２個のデータメモリを用意し、各データハイウ
ェイのデータをＮ個のデータメモリに書き込み、選択回
路で５異なるデータハイウェイのデータを書き込んだデ
ータメモリの出力から１個のデータを選択する。
【発明が解決しようとする課題］
上記の並列展開型の時間スイッチでは、Ｎ２個のデータ
メモリを用いて同一データをＮ個のデータメモリに書き
込むため、必要なデータメモリの容量は、並列展開しな
い場合のＮ倍となる。このため、並列展開数Ｎを大きく
すると、必要なデータメモリの容量は極めて大きくなり
、スイッチの回路規模の増大を招く。 本発明の目的は、大容量で、回路の速度は上昇する必要
がない時間スイッチを実現することである。 本発明の他の目的は並列展開しない場合とメモリ容量が
等しくなる並列展開型の時間スイッチを実現することで
ある。 【課題を解決するための手段】 上記目的を達成するため、本発明は、時間スイッチを、
複数データが時分割多重化されているＮ本の入力ハイウ
ェイと、上記入力ハイウェイのデータを記憶し、Ｍ個の
出力を同時かつ独立の読みだし順序で出力できるＭ個（
Ｍは２以上の正整数）の出力ポートを持つＮ個のデータ
メモリを上記入力ハイウェイ毎に設け、上記データメモ
リからのデータ読み出し順序を記憶するＭ個の制御メモ
リと、前記Ｎ個のデータメモリの出力から１個を選択す
るＭ個の選択回路と、上記選択回路によって選択された
データを出力するＭ本の出力ハイウェイとから構成した
。
メモリを用いて同一データをＮ個のデータメモリに書き
込むため、必要なデータメモリの容量は、並列展開しな
い場合のＮ倍となる。このため、並列展開数Ｎを大きく
すると、必要なデータメモリの容量は極めて大きくなり
、スイッチの回路規模の増大を招く。 本発明の目的は、大容量で、回路の速度は上昇する必要
がない時間スイッチを実現することである。 本発明の他の目的は並列展開しない場合とメモリ容量が
等しくなる並列展開型の時間スイッチを実現することで
ある。 【課題を解決するための手段】 上記目的を達成するため、本発明は、時間スイッチを、
複数データが時分割多重化されているＮ本の入力ハイウ
ェイと、上記入力ハイウェイのデータを記憶し、Ｍ個の
出力を同時かつ独立の読みだし順序で出力できるＭ個（
Ｍは２以上の正整数）の出力ポートを持つＮ個のデータ
メモリを上記入力ハイウェイ毎に設け、上記データメモ
リからのデータ読み出し順序を記憶するＭ個の制御メモ
リと、前記Ｎ個のデータメモリの出力から１個を選択す
るＭ個の選択回路と、上記選択回路によって選択された
データを出力するＭ本の出力ハイウェイとから構成した
。
【作用１
第ｊ （ｊ＝１．２１９．Ｎ）の入力ハイウェイに多
重化されているデータは、多重化されている順序でフレ
ーム毎に第ｊのデータメモリに書き込まれる。書き込ま
れた１フレ一ム分のデータは、その第ｋ （ｋ＝１．２
．、、Ｍ）の出力ポートより、第にの制御メモリの内容
に従った順序で読み出される。Ｎ個の各データメモリに
おけるデータの読み出しは、Ｍ個の出力ポートから同時
、かつ互いに独立の順序で行なわれる。第にの選択回路
では、各データメモリの第にの制御メモリの内容に従っ
て選択され、第にの出力ハイウェイに出力される。デー
タメモリはＮ個のみ用いており、同一データを複数のデ
ータメモリに重複して書き込むことは無いため、並列展
開数Ｎによってデータメモリの容量が変わることはない
。 【実施例】 本発明の実施例を第１図を用いて説明する。 第１図は本発明による時間スイッチの１実施例の構成を
示す図である。特に説明の簡明のため、入力データハイ
ウェイ数Ｎ＝２、データメモリの出力ポート数Ｍ＝２の
場合を示す。 入力データハイウェイ１及び２上の多重化データをそれ
ぞれ入力する１人力２出力のデータメモリ３及び４、デ
ータメモリ３及び４からデータの読み出し順序及びセレ
クタ８及び９の選択の制御信号を記憶した制御メモリ６
及び７、セレクタ８及び９の出力信号を伝送する出力デ
ータハイウェイ１ｏ及び１１とから構成されている。 入力データハイウェイ１及び２はそれぞれ５１２個のデ
ータがバイトインタリーブ形式で多重化されている。即
ち、１フレームは５１２バイトの長さである。データメ
モリ３及び４はそれぞれ１０２４バイト（２フレーム）
の容量を持ち、データメモリの２つのフレームは、書き
込み、読み出しが交互に代るように構成されている。又
、データメモリ３及び４の複数の出力ポートＲ１及びＲ
２は同時、かつ独立の読み出し順序でデータの読み出し
が可能なものである。このようなデータメモリとしては
３ポートの高速ＲＡＭ内臓ＨＧ２９Ｍ１００ （日立製
）等が使用される。制御メモリ６及び７はそれぞれデー
タメモリ３及び４からのデータの読み出し順序及び選択
回路の選択制御手段を構成し、本実施例ではそれぞれ５
１２Ｘ１０ビツトの容量を持つ制御メモリで構成されて
いる。 次に上記実施例の動作を説明する。 入力データハイウェイ１の第１フレームのデータは、デ
ータメモリ３のアドレス０からアドレス５１１（以下で
は第１ブロツクと称する）に順次書き込まれる。第１ブ
ロツクへの書き込みが終了すると、引き続き、第２フレ
ームのデータがデータメモリ３のアドレス５１２からア
ドレス１０２３ （以下では第２ブロツクと称する）に
順次書き込まれる。これと同時に、既に第１ブロツクに
書き込まれたデータを、以下のようにして、出力ポート
Ｒ１及びＲ２から読み出す。制御メモリ６には、 デー
タメモリ３及び４の出力ポートＲ１からデータを読み出
す順序と、セレクタ８の制御情報が記憶されている。ま
た、制御メモリ７には、データメモリ３及び４の出力ポ
ートＲ２からデータを読み呂す順序と、セレクタ９の制
御情報が記憶されている。データメモリ３の出力ポート
Ｒ１から読み出すデータの読み出し順序は、制御メモリ
６から、データメモリ３の出力ポートＲ１用のアドレス
ポートＡ１に供給される。この読み出し順序に従って、
データメモリ３の第１ブロツクのデータが出力ポートＲ
１から読みだされ、セレクタ８に送られる。また、同時
に、データメモリ３の出力ポートＲ２から読みだすデー
タの読み出し順序は、制御メモリ７から、データメモリ
３の出力ポートＲ２用のアドレスポートＡ２に供給され
る。この読み出し順序に従って、データメモリ３の第１
ブロツクのデータが出力ポートＲ２から読みだされ、セ
レクタ９に送られる。入力データハイウェイ１の第２フ
レームをデータメモリ３の第２ブロツクに書き終えると
、次に、入力データハイウェイの第３フレームをデータ
メモリ３の第１ブロツクに書き込む。又、これと同時に
。 第１フレームを読み出した方法と同様の方法で、第２フ
レームを第２ブロツクより出力ポートＲ１及びＲ２を通
じて読み出し、セレクタ８及びセレクタ９に送る。以下
同様にして、第２ブロツクへの書き込み時に第１ブロツ
クより読みだすことを繰り返す。読み出しは、ポートＲ
１とポートＲ２とから同時に、かつ、独立に行なう。こ
れと同様にして、入力データハイウェイ２のデータは、
フレーム毎にデータメモリ４の第１ブロツク又は第２ブ
ロツクに書き込まれ、制御メモリ６及び７から与えられ
るアドレスに従って、出力ポートＲ１及びＲ２から読み
だされ、セレクタ８及びセレクタ９に送られる。セレク
タ８では、制御メモリ６の指示に従い、タイムスロット
毎に、データメモリ３の出力ポートＲ１の出力データと
データメモリ４の出力ポートＲ１の出力データとから一
方を選択し、出力データハイウェイ１０に出力する。 同様に、セレクタ９では、制御メモリ７の指示に従い、
タイムスロット毎に、データメモリ３の出力ポートＲ２
の出力データとデータメモリ４の出力ポートＲ２の出力
データから一方を選択し、出力データハイウェイ１１に
出力する。 【発明の効果］ 本発明では、複数の出力ポートを持つメモリを用いて複
数の出力データハイウェイへの読み出しを同時に行なう
ようにしているため、出力データハイウェイ対応に同じ
入力データを記憶する必要がない。第２図は本発明の詳
細な説明するために、入力ハイウェイ３、出力ハイウェ
イ３の３並列展開する場合の従来技術による時間スイッ
チの構成を示すもので、データメモリを３３＝９個必要
とする。これにだいし本発明の時間スイッチによれば、
Ｎ （＝３）並列展開する場合においても、必要なデー
タメモリの容量は並列展開しない場合と同様の３個で構
成することができる。
重化されているデータは、多重化されている順序でフレ
ーム毎に第ｊのデータメモリに書き込まれる。書き込ま
れた１フレ一ム分のデータは、その第ｋ （ｋ＝１．２
．、、Ｍ）の出力ポートより、第にの制御メモリの内容
に従った順序で読み出される。Ｎ個の各データメモリに
おけるデータの読み出しは、Ｍ個の出力ポートから同時
、かつ互いに独立の順序で行なわれる。第にの選択回路
では、各データメモリの第にの制御メモリの内容に従っ
て選択され、第にの出力ハイウェイに出力される。デー
タメモリはＮ個のみ用いており、同一データを複数のデ
ータメモリに重複して書き込むことは無いため、並列展
開数Ｎによってデータメモリの容量が変わることはない
。 【実施例】 本発明の実施例を第１図を用いて説明する。 第１図は本発明による時間スイッチの１実施例の構成を
示す図である。特に説明の簡明のため、入力データハイ
ウェイ数Ｎ＝２、データメモリの出力ポート数Ｍ＝２の
場合を示す。 入力データハイウェイ１及び２上の多重化データをそれ
ぞれ入力する１人力２出力のデータメモリ３及び４、デ
ータメモリ３及び４からデータの読み出し順序及びセレ
クタ８及び９の選択の制御信号を記憶した制御メモリ６
及び７、セレクタ８及び９の出力信号を伝送する出力デ
ータハイウェイ１ｏ及び１１とから構成されている。 入力データハイウェイ１及び２はそれぞれ５１２個のデ
ータがバイトインタリーブ形式で多重化されている。即
ち、１フレームは５１２バイトの長さである。データメ
モリ３及び４はそれぞれ１０２４バイト（２フレーム）
の容量を持ち、データメモリの２つのフレームは、書き
込み、読み出しが交互に代るように構成されている。又
、データメモリ３及び４の複数の出力ポートＲ１及びＲ
２は同時、かつ独立の読み出し順序でデータの読み出し
が可能なものである。このようなデータメモリとしては
３ポートの高速ＲＡＭ内臓ＨＧ２９Ｍ１００ （日立製
）等が使用される。制御メモリ６及び７はそれぞれデー
タメモリ３及び４からのデータの読み出し順序及び選択
回路の選択制御手段を構成し、本実施例ではそれぞれ５
１２Ｘ１０ビツトの容量を持つ制御メモリで構成されて
いる。 次に上記実施例の動作を説明する。 入力データハイウェイ１の第１フレームのデータは、デ
ータメモリ３のアドレス０からアドレス５１１（以下で
は第１ブロツクと称する）に順次書き込まれる。第１ブ
ロツクへの書き込みが終了すると、引き続き、第２フレ
ームのデータがデータメモリ３のアドレス５１２からア
ドレス１０２３ （以下では第２ブロツクと称する）に
順次書き込まれる。これと同時に、既に第１ブロツクに
書き込まれたデータを、以下のようにして、出力ポート
Ｒ１及びＲ２から読み出す。制御メモリ６には、 デー
タメモリ３及び４の出力ポートＲ１からデータを読み出
す順序と、セレクタ８の制御情報が記憶されている。ま
た、制御メモリ７には、データメモリ３及び４の出力ポ
ートＲ２からデータを読み呂す順序と、セレクタ９の制
御情報が記憶されている。データメモリ３の出力ポート
Ｒ１から読み出すデータの読み出し順序は、制御メモリ
６から、データメモリ３の出力ポートＲ１用のアドレス
ポートＡ１に供給される。この読み出し順序に従って、
データメモリ３の第１ブロツクのデータが出力ポートＲ
１から読みだされ、セレクタ８に送られる。また、同時
に、データメモリ３の出力ポートＲ２から読みだすデー
タの読み出し順序は、制御メモリ７から、データメモリ
３の出力ポートＲ２用のアドレスポートＡ２に供給され
る。この読み出し順序に従って、データメモリ３の第１
ブロツクのデータが出力ポートＲ２から読みだされ、セ
レクタ９に送られる。入力データハイウェイ１の第２フ
レームをデータメモリ３の第２ブロツクに書き終えると
、次に、入力データハイウェイの第３フレームをデータ
メモリ３の第１ブロツクに書き込む。又、これと同時に
。 第１フレームを読み出した方法と同様の方法で、第２フ
レームを第２ブロツクより出力ポートＲ１及びＲ２を通
じて読み出し、セレクタ８及びセレクタ９に送る。以下
同様にして、第２ブロツクへの書き込み時に第１ブロツ
クより読みだすことを繰り返す。読み出しは、ポートＲ
１とポートＲ２とから同時に、かつ、独立に行なう。こ
れと同様にして、入力データハイウェイ２のデータは、
フレーム毎にデータメモリ４の第１ブロツク又は第２ブ
ロツクに書き込まれ、制御メモリ６及び７から与えられ
るアドレスに従って、出力ポートＲ１及びＲ２から読み
だされ、セレクタ８及びセレクタ９に送られる。セレク
タ８では、制御メモリ６の指示に従い、タイムスロット
毎に、データメモリ３の出力ポートＲ１の出力データと
データメモリ４の出力ポートＲ１の出力データとから一
方を選択し、出力データハイウェイ１０に出力する。 同様に、セレクタ９では、制御メモリ７の指示に従い、
タイムスロット毎に、データメモリ３の出力ポートＲ２
の出力データとデータメモリ４の出力ポートＲ２の出力
データから一方を選択し、出力データハイウェイ１１に
出力する。 【発明の効果］ 本発明では、複数の出力ポートを持つメモリを用いて複
数の出力データハイウェイへの読み出しを同時に行なう
ようにしているため、出力データハイウェイ対応に同じ
入力データを記憶する必要がない。第２図は本発明の詳
細な説明するために、入力ハイウェイ３、出力ハイウェ
イ３の３並列展開する場合の従来技術による時間スイッ
チの構成を示すもので、データメモリを３３＝９個必要
とする。これにだいし本発明の時間スイッチによれば、
Ｎ （＝３）並列展開する場合においても、必要なデー
タメモリの容量は並列展開しない場合と同様の３個で構
成することができる。
第１図は、本発明による時間スイッチの１実施例の構成
を示す図、第２図は本発明の詳細な説明するため、従来
の技術による時間スイッチの構成例を示す図である。 １．２・・・入力データハイウェイ、 ３．４・・・１人力２出力のデータメモリ、６．７・・
・制御メモリ、 ８．９・・・セレクタ。 １０．１１・・・出力データハイウェイ。 代理人弁理士 薄 １）利 幸 第１図
を示す図、第２図は本発明の詳細な説明するため、従来
の技術による時間スイッチの構成例を示す図である。 １．２・・・入力データハイウェイ、 ３．４・・・１人力２出力のデータメモリ、６．７・・
・制御メモリ、 ８．９・・・セレクタ。 １０．１１・・・出力データハイウェイ。 代理人弁理士 薄 １）利 幸 第１図
Claims (1)
- 【特許請求の範囲】 １、複数データが多重化されているＮ本（Ｎは２以上の
正整数）の入力ハイウェイと、上記入力ハイウェイのデ
ータを記憶し、同時かつ独立の読みだし順序で出力でき
るＭ個（Ｍは２以上の正整数）の出力ポートを持つＮ個
のデータメモリと、上記データメモリからのデータの読
み出し順序を記憶するＭ個の制御メモリと、上記Ｎ個の
データメモリのＭ個の出力ポート出力から１個づつを入
力とし、その１つを選択するＭ個の選択回路と、上記デ
ータメモリからのデータの読み出し順序及び上記選択回
路の選択制御をおこなう制御手段と、上記選択回路によ
って選択されたデータを出力するＭ本の出力ハイウェイ
とを有してなる時間スイッチ。 ２、請求項第１記載の時間スイッチにおいて、上記デー
タメモリのそれぞれは、書き込み、読み出しが交互に代
る２つのメモリブロックを持つ時間スイッチ。 ３、請求項第１又は第２記載の時間スイッチにおいて、
上記数ＮとＭが等しい時間スイッチ。 ４、請求項第１又は第２記載の時間スイッチにおいて、
上記データメモリからのデータの読み出し順序及び上記
選択回路の選択制御をおこなう制御手段が、上記Ｍ本の
出力ハイウェイのそれぞれに対応して設けられたＭ個の
制御メモリで構成された時間スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32598990A JPH04199994A (ja) | 1990-11-29 | 1990-11-29 | 時間スイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32598990A JPH04199994A (ja) | 1990-11-29 | 1990-11-29 | 時間スイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199994A true JPH04199994A (ja) | 1992-07-21 |
Family
ID=18182855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32598990A Pending JPH04199994A (ja) | 1990-11-29 | 1990-11-29 | 時間スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04199994A (ja) |
-
1990
- 1990-11-29 JP JP32598990A patent/JPH04199994A/ja active Pending
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