JPH01228293A - 多元情報の高速時間スイッチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 多元情報の高速時間スイッチに関し、多元情報の時間ス
イッチを可能にすると共に、メモリの動作速度を上げず
に読み出し速度を向上させた時間スイッチを提供するこ
とを目的とし、 各々が、１アドレスがｎビット（ｎは正の整数）からな
る複数のアドレスを備え、同一アドレスに同一の入力デ
ータを格納する複数の通話路メモリと、各々が、１アド
レスがｎビットからなる複数のアドレスを備え、同一ア
ドレスに同一のチャネル終了フラグを格納する複数のチ
ャネル終了フラグ記憶手段と、入力データの各チャネル
の、通話路メモリにおける先頭位置情報を記憶するデー
タ先頭位置記憶手段と、各々が、読み出しチャネル番号
を続出し順に格納する複数の保持メモリと、通話路メモ
リの出力のうちの１つ及びチャネル終了フラグ記憶手段
の出力のうちの１つを選択する選択手段と、選択手段に
より選択されたチャネル終了フラグに応じて該保持メモ
リの読み出しアドレスを歩進させる保持メモリアドレス
更新手段とを具備するように構成する。

〔産業上の利用分野〕

本発明は時分割交換システムに用いる時間スイッチに関
し、更に詳しくは可変長チャネルの多元情報をチャネル
長に応じたタイミングで交換するようにした多元情報の
高速時間スイッチに関する。

時間スイッチは、時分割多重で作成されたデータウェイ
の多重化の順番を入れ換える働きをするスイッチで、デ
ィジタル交換の分野で用いられている。情報の広帯域化
に伴い、この種の時間スイッチには容量の増加、高速ア
クセスタイム等が要求されている。一般に、高速化に際
してはデバイスの限定、高消費電力化、放熱等の問題が
生じる。

一方、最近の半導体技術の進歩発展により、大容量メモ
リは安価に入手できるようになってきている。そこで、
この大容量メモリを用い、アクセスタイムを短くするこ
とができる時間スイッチが、交換システムの低消費電力
化、低価格化、高信頼化のためにも必要となってきてい
る。

〔従来の技術〕

メモリアクセスタイムを低く抑える手法として、従来か
ら、入力データを通話路メモリの１アドレス当りの容量
ｎビットに並列に展開し、これを通話メモリに書込み、
読み出し時には保持メモリからの読み出しアドレスに応
じて通話メモリからデータを読出す方法がある。

入力データの各チャネルの長さが、第６図（ａ）に示す
如（ｎビット（ｎは正の整数）と固定であれば、即ち、
−元情報を取扱うときは、第６図（ｂ）示す如く、通話
路メモリ６２の各アドレス内のメモリ容量をｎビットと
しておくことにより、シリアル入力データをシリアル−
パラレル変換回路６１によりｎピントのパラレルデータ
に変換して通話路メモリ６２の対応するアドレスにシー
ケンシャルに書き込み、読み出し時には保持メモリ６３
に書かれているチャネル番号を読み出してこれを通話メ
モリの読み出しアドレスとしてｎビットデータを読出し
、これをパラレル−シリアル変換回路６４によりシリア
ルデータに変換して下りリンクに送出する。この場合は
、シリアル入力データの各チャネルが通話路メモリ５２
のアドレスの各々に一対一で配置されるので読み出しは
容易である。

しかし、入力データの各チャネルの長さが、第７図（ａ
）に示すように異なる場合、即ち、多元情報を取扱う場
合がある。このような場合は、例えばパーソナルコンピ
ュータや電話機等のそれぞれの端末の通信速度に比例し
た長さのチャネルに情報を入れ、これを、第７図（ａ）
に示すように多重化してハイウェイ上を伝送する（例え
ば特開昭６１−６００４４号公報「ブロック交換方式」
参照）。

従来は、このような多元情報に対しても、単一の通話路
メモリの固定長のアドレスにシーケンシャルに書込み、
これを保持メモリからのアドレス指定でランダムに読み
出すという固定長チャネルにおけると同様の書き込み及
び読み出しの手法しか知られていなかった。

〔発明が解決しようとする課題〕

第６図において、多元情報を格納する通話路メモリの各
アドレス内のメモリ容量はｎビットと固定である。入力
多元情報をシリアル−パラレル変換器６１によりｎビッ
トのパラレルデータにして通話路メモリ６２に格納した
のでは、チャネルの終了位置が通話路メモリ６２の各ア
ドレスによりまちまちとなり、１つのアドレスに複数の
チャネル情報が配置されたり、１つのチャネルが複数の
アドレスを占有したりし、一方、保持メモリから通話路
メモリの１つのアドレス内のピント位置まで指定するこ
とは極めて困難なので、通話路メモリから所望のチャネ
ルの情報を読み出すことは極めて困難であるという問題
点があった。

また、たとえ通話路メモリから所望のチャネルの情報を
読み出すことはできても、可変長チャネルは最短チャネ
ルで１ピントしかない場合も考えられ、この場合、次の
チャネルを読み出すための保持メモリから通話路メモリ
へのアクセスタイムが、通話路メモリから１チャネル分
のデータを読出す時間を上まわることも考えられ、結果
的に読出し速度が低いという問題点もある。この問題点
を除くためには、従来は、通話路メモリの動作速度を上
げなければならなかった。

本発明の目的は、上記問題点にかんがみ、入力ハイウェ
イを伝送されてくるチャネル終了フラグに基づいて、入
力データの各チャネルの、通話路メモリにおける先頭位
置情報を記憶し、かつ、複数の通話路メモリから先行読
み出しさせるという構想に基づき、多元情報の時間スイ
ッチを可能にすると共に、メモリの動作速度を上げずに
読み出し速度を向上させた時間スイッチを提供すること
にある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明による多元情報の高
速時間スイッチは、第１図にその原理ブロック図で示す
ように、端末の通信速度に比例した長さの可変長チャネ
ルに収容されたデータＤ及びチャネルの各々の終了を示
すチャネル終了フラグＢ、を収容するものであり、複数
の通話路メモリ１−１　、１−２　、＋＋、　１−ｎと
、複数のチャネル終了フラグ記憶手段２−１　、２−２
　、・・・、２−ｎと、データ先頭位置記憶手段３と、
複数の保持メモリ４−１．・・・、４−ｎと、選択手段
５と、保持メモリアドレス更新手段６とを備えている。

通話路メモリ１−１　、１−２　、・・・、１−ｎは、
各々が、１アドレスがｎビット（ｎは正の整数）からな
る複数のアドレスを備え、同一アドレスに同一の入力デ
ータを格納する。

チャネル終了フラグ記憶手段２−１　、２−２　。

・・・、２−ｎは、各々が、１アドレスがｎビットから
なる複数のアドレスを備え、同一アドレスに同一のチャ
ネル終了フラグを格納する。

データ先頭位置記憶手段（３）は、入力データの各チャ
ネルの、通話路メモリにおける先頭位置情報を記憶する
。

保持メモリ４−１　、４−２　、＋＋＋、　４−ｎは、
各々が、読み出しチャネル番号を読み出し順に格納する
。

選択手段５は、通話路メモリの出力のうちの１つ及びチ
ャネル終了フラグ記憶手段の出力のうちの１つを選択す
る。

保持メモリアドレス更新手段６は、選択手段５により選
択されたチャネル終了フラグに応じて保持メモリの読み
出しアトにスを歩進させる。

保持メモリ４−１　、４−２　、・・・、　４−ｎの読
み出し開始アドレスは、互いに異なるように初期設定さ
れている。

選択手段５は、チャネル終了フラグを選択出力する毎に
次に選択すべきチャネル終了フラグ記憶手段及び次に選
択すべき通話路メモリを決定する。

保持メモリ４−１　、４−２　、・・・、４−ｎの各々
から読み出された読み出しチャネル番号をアドレスとし
てデータ先頭位置記憶手段３から複数の先頭位置情報を
読み出し、複数の先頭位置情報をそれぞれ読み出しアド
レスとして、複数の通話路メモリ１−１　、１−２　、
・・・、１−ｎから同時にデータを読み出して選択手段
に与えると共に、複数のチャネル終了フラグ記憶手段か
ら同時にチャネル終了フラグを読み出して該選択手段に
与える。

〔作　用〕

通話路メモリへのデータの書込み時は、全ての通話路メ
モリ１−１〜１−ｎの同一アドレスに同一人力データＤ
が書込まれ、全てのチャネル終了フラグ記憶手段２−１
　、２−２　、・・・、２−ｎの同一アドレスに同一の
チャネル終了フラグＢ２が書込まれ、かつ、データ先頭
位置記憶手段３には入力チャネル終了フラグＢ、に基づ
いて、通話路メモリにおける各チャネルの先頭位置が書
き込まれる。

保持メモリ４−１　、４−２　、・・・、４−ｎの読み
出し開始アドレスは、保持メモリアドレス更新手段６に
よって、予め、互いに異なるように初期設定される。

通話路メモリ２−１〜２−ｎからのデータの読み出し時
には、保持メモリ４−１〜４−ｎから同時に読み出しア
ドレスが出力される。この場合、各読み出しアドレスは
、先行読み出しのために互いに異なっている。これらの
読み出しアドレスをアドレスとしてデータ先頭位置記憶
手段３より、通話路メモリ１−１〜１−ｎのそれぞれに
対応するｎ個の出力を得る。これらｎ個の出力は、それ
ぞれ、通話路メモリ１−１〜１−ｎにおける読み出しチ
ャネルのデータの先頭位置を示している。

これらの出力をアドレスとして、通話路メモリ１−１〜
１−ｎから、対応するチャネルのデータを読み出す。こ
れと同時に、上記出力をアドレスとして、チャネル終了
フラグ記憶手段２−１〜２−ｎをアクセスし、それぞれ
からチャネル終了フラグを読み出す。

選択手段５は、最初の読み出し時には通話路メモリ１−
１の出力及びチャネル終了フラグ記憶手段２−１の出力
を選択する。選択手段５は、チャネル終了フラグ記憶手
段２−１からチャネル終了フラグＢ１を検出すると、保
持メモリアドレス更新手段６を起動して保持メモリ４−
１〜４−ｎの読み出しアドレスを歩進するとともに、通
話路メモリ１−２及びチャネル終了フラグ記憶手段２−
２の出力を選択するようにする。通話路メモリ１−１〜
１−ｎのすべてからデータが同時に出力されているので
、選択手段５によって選択されたデータのチャネル長さ
がどのように短くても、次の読み出しチャネルが同時に
読み出されているため、通話路メモリのアクセスタイム
が大幅に節約できる。

選択手段５は、チャネル終了フラグを検出する毎に選択
する通話路メモリとチャネル終了フラグ記憶手段を切り
換えると共に、保持メモリアドレス更新手段から出力さ
れる読み出しアドレスを歩進する。

〔実施例〕

第２図は本発明の実施例の基本的動作を説明するための
ブロック図であり、説明の簡単化のために、保持メモリ
における先行読み出しのための構成は省略しである。

第２図において、通話路メモリ２１とチャネル終了フラ
グメモリ２２とは同一サイズのメモリであり、−例とし
て１つのアドレスに４ビツトのデータが収容されるもの
が示されている。通話路メモリ２１には可変長チャネル
のデータがシーケンシャルに入力されている。図示例で
は、チャネル１は１ビツトからなり、アドレス１の第１
ビツトに収容されており、チャネル２は３ビツトからな
ってアドレス１の第２ビツト〜第４ビツトに収容されて
いる。チャネル３は５ビツトからなり、アドレス２の第
１〜第４ビツトのすべて及びアドレス３の第１ビツトに
収容されている。以下、他のチャネルも同様に理解され
るであろう。

チャネル終了フラグメモリ２２は、通話路メモリ２１に
収容された各チャネルの終了位置に対応する位置（図の
斜線部）にチャネル終了フラグＢ。

が格納されている。即ち、チャネル１は１ビツトのみか
らなり、したがってそのチャネル終了位置はアドレス１
の第１ビツトである。同様にして、チャネル２の終了位
置はアドレス１の第４ビツト、チャネル３の終了位置は
アドレス３の第１ビツト、等々となっている。

データ先頭位置メモリ２３には、各チャネルの先頭ビッ
トが、通話路メモリ２１のどのアドレスのどのビットに
格納されているかを記憶している。

即ち、チャネルｌはアドレス１の第１ピントに、チャネ
ル２はアドレスｌの第２ビツトに、チャネル３はアドレ
ス２の第１ビツトに、チャネル４はアドレス３の第２ビ
ツトに格納されている等である。

保持メモリ２４には、チャネル番号が読み出し順に格納
されている。図示例では、チャネル７、チャネル１、チ
ャネル９．・・・の順に通話路メモリ２１からデータが
読み出される。

通話路メモリ２１の出力はｎビット単位（図においては
４ビット単位）にパラレルに出力され、パラレル−シリ
アル変換器２５によりシリアルデータに変換されてセレ
クタ２６に人力される。セ　−レクタ２６にはデータ先
頭位置メモリ２３から読み出しチャネルの先頭ビット位
置情報が与えられ、これに応じて所望のデータをシリア
ルに出力する。

チャネル終了フラグメモリ２２の出力もｎビット、単位
にパラレルに出力され、パラレル−シリアル変換器２７
によりシリアルに変換されてセレクタ２８に入力される
。セレクタ２８はセレクタ２６と同様の動作で所望のチ
ャネル終了フラグを出力する。セレクタ２８からチャネ
ル終了フラグが出力される毎に、保持メモリアドレス更
新部２９は保持メモリ２４に対するアドレスを歩進する
。

次に通話メモリ２１からの続出し動作を説明する。

保持メモリ２４から、例えばチャネル７が読み出される
と、これをアドレスとしてデータ先頭位置メモリ２３の
チャネル７がアクセスされ、チャネル７の収容位置を示
すアドレス４及びビット１が出力される。アドレス４は
通話路メモリ２１の読み出しアドレスとなり、チャネル
７．８及びチャネル９の第１ビツトの合計４ビツトがパ
ラレルに読み出される。パラレル−シリアル変換器２５
はこれをシリアルデータにしてセレクタ２６に与える。

セレクタ２６にはデータ先頭位置メモリ２３からビット
１を受けているので、シリアルデータの第１ビツトから
出力する。

一方、チャネル終了フラグメモリ２２のアドレス４もア
クセスされて、アドレス４０４ビツトがパラレル−シリ
アル変換器２７を介してセレクタ２８に人力され、デー
タ先頭位置メモリ２３からのビット１により第１ビツト
から出力される。チャネル７は１ビツトのみからなって
いるので、セレクタ２８の出力の第１ビツトがチャネル
終了フラグＢ、である。このフラグを保持メモリアドレ
ス更新部２９が受けると、保持メモリ２４の読み出しア
ドレスを歩進する。この結果、チャネル１が保持メモリ
２４から出力され、データ先頭位置メモリ２３からアド
レスｌとビット１が出力され、通話メモリ２１のアドレ
ス１がアクセスされてチャネル１及び２が読み出され、
データ先頭位置メモリ２３からのビット１によりセレク
タ２８の出力の第１ビツトにチャネル終了フラグＢ、が
出力される。

以下、保持メモリ２４内の他のチャネルのデータも同様
に通話路メモリ２１から読み出される。

上記の構成及び動作によれば、通話路メモリ２１に可変
長チャネルのデータを格納しても、保持メモリ２４から
のチャネル指定に応じて必要なチャネルのデータが読み
出される。

しかしながら、上記の如く、チャネル７、チャネル１は
それぞれ１ビツトしかないので、セレクタ２６から１ビ
ツトを出力すると直ちに保持メモリ２９はアドレスを歩
進し、次のチャネルの読み出しに備えるが、通話路メモ
リ２１は１アドレスの全ビット数ｎ（図示例では４ビツ
ト）の時間に相当するアクセス時間以内では読み出しが
できない。したがって、第２図の構成では通話メモリ２
１に対して読み出しアドレスが指定されていても、読み
出し動作に入ることはできない時間があり、メモリアク
セス時間の中に無駄な時間が存在することになる。

そこで、本発明においては、第２図に示した構成の回路
をｎ個設けて、ｎ個のチャネルを先行読み出ししておき
、順次パラレル−シリアル変換をするという構想の下に
、上記のメモリアクセスタイム中の無駄な時間の除去を
図った。

第３図は上記先行読み出しの原理を説明するブロック図
である。

同図において、３１−１〜３１−ｎはそれぞれ、第２図
に示した通話路メモリ２１、チャネル終了フラグメモリ
２２、データ先頭位置メモリ２３及び保持メモリ２４か
らなる部分である。整数ｎは通話路メモリ２１の１アド
レスのビット数に等しい。

各部分の保持メモリ２４の読み出しアドレスは、隣り合
う部分の保持メモリ２４の読み出しアドレスと１アドレ
スずつずれているように、初期設定されている。したが
って、部分３１−１〜３１−ｎから同時に読み出される
データは、チャネルが１つずつずれている。

３２は部分３１−１〜３１−ｎからの読み出しチャネル
の１つを選択するセレクタ、３３は部分３１−１〜３１
−ｎからのチャネル終了フラグメモリ出力の１つを選択
するカウンタ、３４はチャネル終了フラグの検出に応じ
て１からｎまでカウントアツプするカウンタである。

カウンタ３４の初期値を１として、第３図の動作を説明
する。

セレクタ３２には、先行読み出しのために１アドレスず
つずれたｎチャネルのデータが同時に入力されている。

同様に、セレクタ３３には、上記ｎチャネルのデータに
それぞれ対応するｎチャネルのチャネル終了フラグを含
むデータが同時に入力されている。

カウンタ３４の出力の１に応じて、セレクタ３２及び３
３はそれぞれ、部分３１−１からの出力を選択する。セ
レクタ３３からチャネル終了フラグＢ、が出力されると
、このフラグにより部分３１−１〜３１−ｎの全ての保
持メモリ２４の読み出しアドレスを更新するとともに、
カウンタ３４を歩進し、それによりセレクタ３２及び３
３は部分３１−２の出力を選択するようになる。部分３
１−２の出力には、次に読み出すべきチャネルのデータ
が既に読み出されており、セレクタ３２及び３３は、通
話路メモリに対する読み出しアクセス時間を待つことな
く、直ちに、次に読み出すべきチャネルのデータ及びこ
れに対応したチャネル終了フラグを選択できる。

以下、同様にして、チャネル終了フラグを検出する毎に
保持メモリの読み出しアドレスの更新及びカウンタ３４
の歩進を行なうことにより、通話メモリの内容が次々と
読み出される。

第４図は、第３図に示した原理に基づく、本発明の一実
施例による多元情報の高速時間スイッチを示すブロック
図である。

第４図において、４１１は２ビツトのシリアルデータを
それぞれ４ビツトのパラレルデータに変換するシリアル
−パラレル変換器、４１２はフリップフロップ、４１３
は通話路メモリブロック（ＳＷＭ）であって４つの通話
路メモリ４１３１〜４１３４からなっているものである
。各通話路メモリは同一構成の二面からなっており、一
方の面にはデータ、他方の面にはチャネル終了フラグが
格納される。４１４１〜４１４４は通話路メモリ４１３
１〜４１３ｊのそれぞれから出力されるチャネル終了フ
ラグを４ビツト毎に含むデータラッチするフリップフロ
ップ、４１５１〜４１５４は通話路メモリ４１３１〜４
１３４のそれぞれから出力されるデータを４ビツト毎に
ラッチするフリップフロップ、４１８及び４１９はセレ
クタ、４２０及び４２１はパラレル−シリアル変換器、
４２２はカウンタである。

４２３１〜４２３４は先行読み出しのために初期値にオ
フセットをかけたカウンタ、４２４は保持メモリブロッ
クであって４つの保持メモリ４２４１〜４２４４からな
っているものである。４２５１〜４２５４は書き込み時
にチャネル終了フラグＢｉを、読み出し時に保持メモリ
４２４１〜４２４４の出力をそれぞれ選択するセレクタ
、４２６はデータ先頭位置メモリブロックであって４つ
のメモリ４２６１〜４２６４からなっているものである
。

４２７はチャネル終了フラグのｂ８の数を８　ＫＨｚの
フレームクロックに同期して計数するカウンタ、４２８
はこのカウンタ出力をデコードするデコーダ、４２９１
〜４２９４はテコーダ出力を計数して、チャネル終了フ
ラグＢｉが属するデータの先頭アドレス及びそのアドレ
ス内のビット位置を算出するカウンタである。

４３０１〜４３０４はデータ先頭位置メモリ４２６１〜
４２６４から出力される先頭アドレス及びビット位置を
カウントして％通話路メモリ４１３１〜４１３４に対す
る読み出しアドレスを決定するカウンタである。

４３１は６４Ｍｂｐｓの入力データを４ビツト毎に計数
して書き込みアドレスを作成するカウンタであり、約２
にビットのアドレス作成のために出力は１１ビツトとな
っている。

４２３１〜４３２４は、ｌフレーム（１２５μｓ）毎に
書き込み（Ｗ）と読み出しくＲ）を切替えるセレクタで
ある。

次に第４図の時間スイッチの動作を説明する。

入力データを通話路メモリブロック４１３に書き込むタ
イミングでは、カウンタ４３１によって計算された書き
込みアドレスが、セレクタ４３２１〜４３２４を介して
通話路メモリ４１３１〜４１３４に同時に与えられ、そ
れにより、６４Ｍｂｐｓのシリアルデータが４ビツト毎
に通話路メモリ４１３１〜４１３４の同一アドレスに同
時に書き込まれる。これと同時に、チャネル終了フラグ
Ｂ、が通話路メモリ４１３１〜４１３４の他の面の対応
するビット位置に書き込まれる。

一方、カウンタ４２７はチャネル終了フラグＢ。

の数を計数して出力し、デコーダ４２８はこの数をデコ
ードする。カウンタ４２９１〜４２９４は、書込み時の
フレームにおける入力データのビット数及びこのビット
数を通話路メモリの１アドレスのビット数で割ったアド
レスを計算しており、デコーダの出力に応じて計算値を
出力する。即ち、カウンタ４２７が１．５．９．・・・
の値を出力すると、デコーダ４２８はカウンタ４２９４
を起動し、それにより、カウンタ４２９４のそれ迄のカ
ウント値がセレクタ４２５４を介してデータ先頭位置メ
モリ４２６４に与えられ、こうして、チャネル終了フラ
グＢ＋　　、Ｂｓ　　、Ｂ９・・・が属するチャネルの
通話路メモリにおける先頭アドレス及びそのアドレスの
先頭ビットの位置がデータ先頭位置メモリ４２６４に格
納される。カウンタ４２７が１．５，９．・・・以外の
値を出力する場合も同様に理解される。

こうして、データ先頭位置メモリブロック４２６には、
入力データ中のチャネル終了フラグが属するチャネルの
通話路メモリ内における位置が記憶される。

保持メモリ４２４１〜４２４４には、同一のチャネル番
号ＣＮ＋　、　ＣＮｚ　、　ＣＮ３　、・・・が読み出
し順に格納されている。

保持メモリ４２４１〜４２４４からチャネル番号を先行
読み出しするために、カウンタ４２３１〜４２３４に対
してそれぞれオフセット十〇、＋１．＋２．＋３が与え
られている。

通話路メモリブロック４１３に対する読み出し動作は次
の通りである。

カウンタ４２２はＯに初期設定されており、カウンタ４
２３１〜４２３４はそれぞれ０〜３に初期設定されてい
る。

入力データのフレームの切り替わりに応じて、セレクタ
４２５１〜４２５４及びセレクタ４３２１〜４３２４は
読み出し側（Ｒ）を選択する。

保持メモリ４２４１〜４２４４から、チャネル番号ＣＮ
Ｉ〜ＣＮ、がそれぞれ同時に出力され、セレクタ４２５
１〜４２５４を介してデータ先頭位置メモリ４２６１〜
４２６４に対する読み出しアドレスとして与えられる。

この結果データ先頭位置メモリ４２６１〜４２６４がら
読み出された先頭アドレス及びビット位置のデータはカ
ウンタ４３０１〜４３０４にそれぞれロードされ、カウ
ントされて、通話路メモリ４１３１〜４１３４に対する
読み出しアドレスが形成される。この読み出しアドレス
はそれぞれ、セレクタ４３２１〜４３２４を介して通話
路メモリ４１３１〜４１３４に与えられ、それにより、
保持メモリ４２４１〜４２４４によってそれぞれ指定さ
れたチャネルの先頭ビットを含む４ビツトが通話路メモ
リ４１３１〜４１３４から同時に並列に読み出され、フ
リップフロップ４１５１〜４１５４にそれぞれラッチさ
れる。また、これと同時に、通話路メモリの他の一面か
ら、チャネル終了フラグを含むデー多の４ビツトが同時
に並列に読み出され、フリップフロップ４１４１〜４１
４４にそれぞれラッチされる。セレクタ４１８は、カウ
ンタ４２２の値が０であることから、フリップフロップ
４１４１〜４１４４のうちの１つ、４１４１の出力を選
択し、パラレル−シリアル変換器４２０に与える。同様
に、セレクタ４１９は、フリップフロップ４１５１の出
力を選択してパラレル−シリアル変換器４２１に与える
。パラレル−シリアル変換器４２０の出力に得られるシ
リアルデータは、次段の時間スイッチ等に与えられるチ
ャネル終了フラグＢ、のシーケンスになると共に、カウ
ンタ４２２に与えられ、カウンタ４２２はＢ、の数を計
数する。

カウンタ４２２の出力値が０．１，２．３に応じてセレ
クタ４１８はフリップフロップ４１４１　、４１４２　
。

４１４３　、４１４４の出力をそれぞれ選択する。カウ
ンタ４２２の計数値が４の倍数のとき、カウント値はＯ
にクリアされる。セレクタ４１９　も同様に、カウンタ
４２２の出力値の０．１，２．３に応じてフリップフロ
ップ４１５１　、４１５２　、４１５３　、４１５４の
出力をそれぞれ選択する。

シリアル−パラレル変換器４２０からチャネル終了フラ
グＢ、が出力されると、カウンタ４２３１〜４２３４は
それぞれ歩進されて、保持メモリ４２４１〜４２４４か
ら次のチャネル番号が出力される。

以下、上述と同様にして通話路メモリ４１３１〜４１３
４から、保持メモリの読み出しアドレスが１アドレスず
つずれたチャネルのデータが同時に出力され、セレクタ
４１９によって１つのチャネルのデータのみが取り出さ
れる。

セレクタ４１９の切替時には、他の通話路メモリから既
にデータが読み出されてセレクタ４１９の人力に来てい
るので、通話路メモリに対する読み出しアドレスの変更
に要する時間を待つことなく直ちにセレクタ４１９から
次の指定チャネルのデータが出力される。

尚、上記の通話路メモリに対する読み出しアドレスの変
更に要する時間は、通話路メモリの１アドレスのデータ
長が４ビツトの場合、４クロツクでありこれはセレクタ
４１９によるフリップフロップ４１５１〜４１５４の出
力の切替えに要する時間と一敗する。

上述の実施例では通話路メモリの数を４個として説明し
たが、一般に通話路メモリの１アドレス内の容量がｎビ
ットの場合はｎ個の通話路メモリを用意すればチャネル
の長さが１ビツトでも先行読み出しが可能である。

また、ｎ個の通話路メモリを用意する替りに、単一の大
容量メモリを用意し、この中の別々の格納領域に同一デ
ータを格納するようにしてもよい。

この場合の原理ブロックは第５図のようになる。

第５図において、 端末の通信速度に比例した長さの可変長チャネルのデー
タ（Ｄ）及び該チャネルの各々の終了位置を示すチャネ
ル終了フラグＢを収容する時間スイッチは、複数のアド
レスに同一人力データを格納する通話路メモリ１と、通
話路メモリの格納領域とビット対応に設けられた他の格
納領域を有し、チャネル終了フラグの各々を、他の格納
領域内で、通話路メモリ内に格納された入力データの各
チャネルの終了位置に対応する位置に格納するチャネル
終了位置記憶手段２と、入力データの各チャネルの、通
話路メモリにおける先頭位置情報を記憶するデータ先頭
位置記憶手段３と、読出しチャネル番号を読出し順に格
納したものを少なくとも二組用意し、先行読出しのため
に少なくとも二つの連続する読出しチャネル番号を同時
に出力する保持メモリ４と、通話路メモリの出力のうち
の一つ及び該チャネル終了フラグ記憶手段の出力のうち
の一つを選択する選択手段５と、選択手段により選択さ
れたチャネル終了フラグに応じて保持メモリの読出しア
ドレスを歩進させる保持メモリアドレス更新手段６とを
備えている。

選択手段は、通話路メモリの出力を選択出力する毎に次
に選択すべき通話路メモリの出力を決定する。

保持メモリから読み出された連続するチャネル番号をア
ドレスとしてデータ先頭位置記憶手段から連続するチャ
ネル番号のそれぞれに対応する先頭位置情報を読出す。

先頭位置情報をそれぞれ続出アドレスとして、通話路メ
モリから同時に少なくとも二つのデータを読み出して選
択手段に与えると共に、チャネル終了フラグ記憶手段か
ら同時に少なくとも二つのチャネル終了フラグを読み出
して選択手段に与える。

第５図の実施例により得られる効果は第４図と同様であ
り、説明を省略する。

〔発明の効果〕 以上述べたように、本発明によれば、入力ハイウェイを
伝送されてくるチャネル終了フラグに基づいて、入力デ
ータの各チャネルの、通話路メモリにおける先頭位置情
報及びチャネル終了フラグを記憶し、かつ、保持メモリ
の読出しアドレスを１アドレスずつずらして、複数の通
話路メモリから先行読み出しさせることにより、多元情
報の時間スイッチが可能になり、又、メモリの動作速度
を上げることなく読み出し速度を向上させた、多元情報
の高速時間スイッチが提供される。

【図面の簡単な説明】

第１図は本発明による多元情報の高速時間スイッチの原
理ブロック図、 第２図は本発明の実施例の基的本動作を説明するための
ブロック図、 第３図は本発明による先行読み出しの原理を説明するブ
ロック図、 第４図は本発明の一実施例による多元情報の高速時間ス
イッチを示すブロック図、 第５図は本発明の他の実施例の原理ブソロク図、第６図
は従来の固定長チャネルの時間スイッチの説明図、 第７図は従来の可変長チャネルの時間スイッチの問題点
の説明図である。 第１図において、 １−１〜１−ｎは通話路メモリ、２−２〜２−ｎはチャ
ネル終了フラグ記憶手段、３はデータ先頭位置記憶手段
、４−１〜４−ｎは保持メモリ、５は選択手段、６は保
持メモリアドレス更新手段である。

Claims (1)

1. 【特許請求の範囲】 １、端末の通信速度に比例した長さの可変長チャネルに
   収容されたデータ（Ｄ）及び該チャネルの各々の終了を
   示すチャネル終了フラグ（Ｂ＿ｉ）を入力する時間スイ
   ッチにおいて、 同一アドレスに同一の入力データを格納する複数の通話
   路メモリ（１−１、１−２、・・・、１−ｎ）と、 同一アドレスに同一のチャネル終了フラグを格納する複
   数のチャネル終了フラグ記憶手段（２−１、２−２、・
   ・・、２−ｎ）と、 該入力データの各チャネルの、該通話路メモリにおける
   先頭位置情報を記憶するデータ先頭位置記憶手段（３）
   と、 各々が、読み出しチャネル番号を読出し順に格納する複
   数の保持メモリ（４−１、４−２、・・・、４−ｎ）と
   、 該通話路メモリの出力のうちの１つ及び該チャネル終了
   フラグ記憶手段の出力のうちの１つを選択する選択手段
   （５）と、 該選択手段（５）により選択されたチャネル終了フラグ
   に応じて該保持メモリの読み出しアドレスを歩進させる
   保持メモリアドレス更新手段（６）とを具備し、 該保持メモリの読み出し開始アドレスは、互いに１アド
   レスずつ異なるように初期設定されており、 該選択手段は、該チャネル終了フラグを選択出力する毎
   に次に選択すべきチャネル終了フラグ記憶手段及び次に
   選択すべき通話路メモリを決定するものであり、 該保持メモリの各々から読み出された読み出しチャネル
   番号をアドレスとして該データ先頭位置記憶手段から複
   数の先頭位置情報を読出し、該複数の先頭位置情報をそ
   れぞれ読み出しアドレスとして、該複数の通話路メモリ
   から同時にデータを読み出して該選択手段に与えると共
   に、該複数のチャネル終了フラグ記憶手段から同時にチ
   ャネル終了フラグを読み出して該選択手段に与えるよう
   にしたことを特徴とする多元情報の高速時間スイッチ。