JPS63190495A - タイムスロツト入替回路 - Google Patents

タイムスロツト入替回路

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JPS63190495A
JPS63190495A JP2219687A JP2219687A JPS63190495A JP S63190495 A JPS63190495 A JP S63190495A JP 2219687 A JP2219687 A JP 2219687A JP 2219687 A JP2219687 A JP 2219687A JP S63190495 A JPS63190495 A JP S63190495A
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JP
Japan
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time slot
rams
time slots
time
speed
Prior art date
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Pending
Application number
JP2219687A
Other languages
English (en)
Inventor
Yasuyuki Okumura
奥村 康行
Kazuhiro Hayashi
一博 林
Fumio Mano
真野 文雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
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Publication date
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  • Time-Division Multiplex Systems (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割多重通信装置に利用する。特に、時分
割多重された複数タイムスロットから構成される信号に
対し、タイムスロットを入れ替える回路に関する。
〔従来の技術〕
第5図は従来例タイムスロット入替回路のブロック構成
図を示す。
このタイムスロット入替回路は、時分割多重された複数
のタイムスロットから構成される入力信号100を直列
並列変換回路51によって並列信号101に変換し、こ
の並列信号101のタイムスロットをRAM53によっ
て入れ替えた後に、並列直列変換回路52によって再び
時分割多重形式の信号105として出力するものである
。この回路において、りイムスロットの入れ替えは、R
AM53に対する書き込みアドレス102と読み出しア
ドレス103 とをアドレス指定回路54から指定する
ことにより行われる。ひとつのタイムスロットはNビッ
トで構成され、直列並列変換回路51は直列の1タイム
スロツトをNビットに並列展開し、並列直列変換回路5
2は並列のNビットを直列の1タイムスロツトに変換す
る。
第6図はこの従来例回路の動作タイムチャートを示す。
ここではN=4とする。
入力信号100のひとつのフレームは4タイムスロツト
で構成され、ひとつのタイムスロットは4ビツトで構成
される。各タイムスロットは直列並列変換回路51によ
って並列信号101に展開されるが、入力信号100の
ピッ゛トレードをf  [b/s )とすると、並列信
号101のビットレートはf/N(b/s )である。
これは、RAM53に対し並列信号100をf/N(H
z)で書き込み、f /N (llz)でRAM53か
ら読み出すからである。したがって、RAM53への書
き込みアドレス102および読み出しアドレス103は
f/N(Hz)の速度で指定される。第6図の例では、
タイムスロットの入れ替えは、書き込みアドレス102
により、フレーム番号「1」のフレームのタイムスロッ
ト「1」からタイムスロット「4」までをアドレス「1
」からアドレス「4」へ順に書き込み、フレーム番号r
2JのフレームをRAM53のアドレス「5」からアド
レス「8」へ書き込む期間に、読み出しアドレス103
によりアドレス「4」からアドレス「1」までを順に指
定し、この順でRAM53を読み出すことにより行われ
る。タイムスロットが入れ替えられた読み出しデータ1
04は、並列直列変換回路52によって、時分割多重形
式の直列信号105として出力される。
〔発明が解決しようとする問題点〕
上述した従来例のタイムスロット入替回路では、1タイ
ムスロフトを構成するビット数Nが減少すれば、RAM
53に対する書き込みと読み出しの速度f/N(Hz)
が増大する。例えば、N=1すなわち1ビット単位の入
れ替えを行うためには、f(Hz )でRAM53に対
する書き込みと読み出しとを実行しなければならない。
この場合のタイムスロット入れ替え動作タイムチャート
を第7図に示す。ただし、N=1であることから直列並
列変換回路51および並列直列変換回路52は不要とな
り、入力信号100と並列信号101 とは同一となり
、信号104 と信号105とは同一となる。第7図に
おいて、入力信号100の速度をf  [b/s )と
すると、RAM53が1個しか設けられていないので、
RAM53に対する書き込みおよび読み出しは、書き込
みアドレス102および読み出しアドレス103が示す
ように、f  ()Iz)で行われる。ここでフレーム
番号「1」のフレームの1−aからt−pまでのタイム
スロットをRAM53のアドレス「1」から「16」へ
順に書き込み、次のフレームを書き込む期間に、RAM
53をアドレス「16」から「1」まで逆順に読み出し
てタイムスロットの入れ替えを行う。このように読み出
されたタイムスロットを直列信号105として出力する
人力信号が高速の場合にはビット多重形式のフレーム構
成が適しており、これはN=1に対応する。この場合に
は、入力信号のビットレートに比例して書き込み周波数
および読み出し周波数が増大する。このため、入力信号
が非常に高速化するとRAM53に対する書き込み周波
数および読み出し周波数が動作速度限界を越えてしまい
、タイムスロット入れ替えが不可能になるという欠点が
あった。
本発明は、以上の問題点を解決し、高速ビットレートの
入力信号のタイムスロットの入れ替えが可能なタイムス
ロット入替回路を提供することを目的とする。
〔問題点を解決するための手段〕
本発明のタイムスロット入替回路は、時分割多重された
複数のタイムスロットで構成される信号を記憶するラン
ダムアクセスメモリ (以下rRAM」という)と、こ
のRAMの書き込みアドレスおよび読み出しアドレスを
任意に指定してタイムスロットの入れ替えを行うアドレ
ス指定回路とを備えたタイムスロット入替回路において
、上記RAMおよび上記アドレス指定回路は複数組設け
られ、1以上のタイムスロットをひとつの単位として上
記RAMに任意に振り分ける分離スイッチと、これらの
RAMから読み出されたタイムスロットを任意の順序で
多重化する多重化スイッチとを備えたことを特徴とする
〔作用〕
本発明のタイムスロット入替回路は、入力ハイウェイ数
×n個のRAMを独立にアドレス指定することにより、
並列的なタイムスロット入れ替え処理を行い、入力信号
を任意のRAMに入力ハイウェイ速度の1/Nの速度で
振り分け、RAMのそれぞれから入力ハイウェイ速度の
1/Nの速度で読み出した各タイムスロットを任意の順
序で多重化する。
従来の技術においては、入れ替え単位である1タイムス
ロフトを構成するビット数の数だけしか、並列にタイム
スロットの入れ替え処理を実行できなかったのに対し、
本発明では、1タイムスロツトを構成するビット数に依
存せず、任意の数だけRAMを設けて並列にタイムスロ
ットの入れ替え処理を行うことができる。
〔実施例〕
第1図は本発明実施例タイムスロット入替回路のブロッ
ク構成図である。この例は、RAMの個数Nが4の場合
を示す。
分離スイッチlは4個のRAM2−1〜2−4に接続さ
れる。これらのRAM2−1〜2−4は多重化スイッチ
4に接続される。さらにRAM2−1〜2−4には、そ
れぞれアドレス指定回路3−1〜3−4が接続される。
第2図はこの実施例回路の動作タイムチャートの一例を
示す。
分離スイッチ1には、時分割多重された複数タイムスロ
ットで構成された入力信号100が供給される。この例
では、入力信号100のひとつのフレームが16個のタ
イムスロットで構成され、ひとつのタイムスロットが1
ビツトで構成される場合を示す。この入力信号100に
対して、分離スイッチ1は、ひとつのフレームを4タイ
ムスロツトごとに仮想的に区切り、入力信号100のビ
ットレートf  Cb/S )に対してf/4(b/s
)の速度で信号101−1〜101−4をそれぞれRA
M2−1〜2−4に出力する。
第2図に示した例では、分離スイッチ1は、第1フレー
ムの最初の4タイムスロフトについては、順に信号10
1−1.101−2.101−3 、Lot−4に振り
分けており、次の4タイムスロツトについては、信号1
01−2.101−3.101−4.101−1に振り
分けている。このように、振り分けのたびにその順序を
変えることにより、1フレーム内のタイムスロットを4
個単位で入れ替えることができる。4個のタイムスロッ
トの入れ替えについては、各RAM2−1〜2−4で行
う。
1フレームすなわち16タイムスロツトが4個のRAM
2−1〜2−4に振り分けられるので、各RAM2−1
〜2−4では、■フレーム期間内に4タイムスロツトの
入れ替えを行う。すなわち、振り分けられた信号101
−1〜101−4が各々RAM2−1〜2−4の入力と
なり、各々の書き込みアドレス102−1〜104−4
に従って、f / 4 (b/s )の速度で書き込ま
れる。第2図に示した例では、RA M2−1において
第1フレームに対応する4タイムスロツトをアドレス「
1」〜「4」に書き込み、第2フレームに対応する4タ
イムスロツトをアドレス「5」〜「8」に書き込んでい
る。また、その他のRAM2−2〜2−4でも同様の書
き込みを行う。
このように、振り分けられた信号101−1〜101−
4がRAM2−1〜2−4に書き込まれているので、こ
れらを読み出しアドレス103−1〜103−4に従っ
て読み出すことにより、各RA M2−1〜2−4ごと
にタイムスロットの入れ替えが行われる。この実施例で
は、RAMの個数Nが4であることから、書き込みと同
様に読み出しをf / 4 (b/s )の速度で行う
1例えばRAM2−1では、第2フレームに対応する4
タイムスロフトの書き込みを行っている期間に、読み出
しアドレス103−1で示すように、アドレス「1」、
「4」、「3」、「2」の順に読み出している。
このように読み出された結果、RA M2−1〜2−4
からそれぞれ信号104−1〜104−4が出力される
例えば第1フレームに対応する4タイムスロフトは、R
A M2−1からa−1、d−2、c−3、b−4の順
序で読み出される。他のRA M2−2〜2−4は、第
2図に示したように各々異なる順序で読み出される。
これらの読み出されたタイムスロット104−1〜10
4−4は、多重化スイッチ4によって時分割多重形式の
直列信号105として出力される。第2図に示した例で
は、第2フレームの最初の4タイムスロツトを各RAM
2−1〜2−4に書き込んでいる間に、多重化スイッチ
4がRAM2−1〜2−4から読み出した4個のタイム
スロットa−1、b−1、c−1、d−1をこの順序で
多重化し、直列信号105として出力する。また、第2
フレームにおける第2の4タイムスロフトを各RAM2
−1〜2−4に書き込んでいる間に、RAM2−1〜2
−4から読み出した4個のタイムスロットd−2、a−
2、b−2、c−2についてa−2、b−2、c−2、
d−2の順序で多重化し、直列信号105として出力す
る。以後のタイムスロットについても同様な多重化を行
い、それぞれ直列信号105が得られる。
以上のように、分離スイッチ1におけるタイムスロット
振り分は順序、RA M2−1〜2−4における書き込
みアドレス102−1〜102−4および読み出しアド
レス103−1〜103−4 、ならびに多重化スイッ
チ4における多重化順序を適当に設定することにより、
1フレーム内の任意のタイムスロットを入れ替えること
ができる。この分離スイッチ1を用いて第2図における
第1フレームの最初の4タイムスロツトの振り分けを行
う場合を例に説明する。この4タイムスロツトは、直列
並列変換回路11によって、すべてのセレクタ12−1
〜12−4の入力ポートA−Dに順に入力される。セレ
クタ12−1では入力ポートAの信号、セレクタ12−
2では入力ポートBの信号、セレクタ12−3では入力
ポートCの信号、セレクタ12−4では人カポ−)Dの
信号をそれぞれ選択することにより、第2図に示した第
1フレームの最初の4タイムスロツトの振り分けが行わ
れる。他のタイムスロットについても同様に、各セレク
タ12−1〜12−4において適当な入力ポートの信号
を選択することで、タイムスロットの振り分けが可能で
ある。
第3図は分離スイッチ1の一例を示すブロック構成図で
ある。
直列並列変換回路11はセレクタ12−1〜12−4に
接続される。セレクタ12−1〜12−4の出力は、そ
れぞれ第1図に示したR A M2−1〜2−4に接続
される。
セレクタ12−1〜12−4の制御人力にはセレクタ制
御回路13が接続される。
第4図は多重化スイッチ4の一例を示すブロック構成図
である。
セレクタ41−1〜41−4にはRAM2−1〜2−4
から読み出された信号104−1〜104−4が供給さ
れる。
セレクタ41−1〜41−4の制御入力にはセレクタ制
御回路42が接続される。セレクタ41−1〜41−4
の出力は並列直列変換回路43に接続される。
この多重化スイッチ4を用いて第2図の出力直列信号1
05における第1フレームの最初の4タイムスロツトの
多重化を行う場合を例に説明する。
この4タイムスロフトは、a−1、b−1、c−1、d
−1の順に、すべてのセレクタ41−1〜41−4の入
力ポートA−Dに入力される。セレクタ41−1では入
力ポートへの信号、セレクタ41−2では入力ポートB
の信号、セレクタ41−3では入力ポートCの信号、セ
レクタ41−4では入力ポートDの信号を選択すると、
並列直列変換回路43によって、第2図における第1フ
レームの最初の4タイムスロフトの多重化が行われる。
他のタイムスロットについても、各セレクタ41−1〜
41−4において適当な入力ボート信号の選択を行うこ
とで多重化が可能である。
〔発明の効果〕
以上説明したように、本発明のタイムスロット入替回路
は、人力信号における1タイムスロフトを構成するビッ
ト数に依存せずに、N個のRAMによる並列的なタイム
スロット入れ替え処理を行うことができる。したがって
、いかなるフレーム構成の信号に対するタイムスロット
入れ替えにでも、RAMに対する書き込み速度ならびに
読み出し速度を1/Nに減少させることができる。現在
のバイポーラRAMの速度限界は10Mb/s〜20M
b/sであるが、このようなRAMを用いて、動画像情
報などの100Mb/sを越える信号のタイムスロット
入れ替えを行うことができる効果がある。この場合に、
タイムスロット入れ替え用のRAMをN個に分割し、R
AM全体の容量を増加させる必要はない。したがって、
記憶容量を増加させることなく低速の素子を用いて高速
処理が可能となる効果がある。
【図面の簡単な説明】
第1図は本発明実施例タイムスロット入替回路のブロッ
ク構成図。 第2図は動作タイムチャートを示す図。 第3図は分離スイッチの一例を示すブロック構成図。 第4図は多重化スイッチの一例を示すブロック構成図。 第5図は従来例タイムスロット入替回路のブロック構成
図。 第6図は動作タイムチャートを示す図。 第7図はタイムスロット入れ替え動作のタイムチャート
を示す図。 1・・・分離スイッチ、2・・・RAM、3・・・アド
レス指定回路、4・・・多重化スイッチ、12−1〜1
2−4・・・セレクタ、13・・・セレクタ制御回路、
41−1〜41−4・・・セレクタ、42・・・セレク
タ制御回路、43・・・並列直列変換回路、51・・・
直列並列変換回路、52・・・並列直列変換回路、53
・・・RAM、54・・・アドレス指定回路。 特許出願人  日本電信電話株式会社7、代理人  弁
理士 井 出 直 孝   ′−1′ 肩 3 図 亮 4 口

Claims (1)

    【特許請求の範囲】
  1. (1)時分割多重された複数のタイムスロットで構成さ
    れる信号を記憶するランダムアクセスメモリと、 このランダムアクセスメモリの書き込みアドレスおよび
    読み出しアドレスを任意に指定してタイムスロットの入
    れ替えを行うアドレス指定回路とを備えたタイムスロッ
    ト入替回路において、上記ランダムアクセスメモリおよ
    び上記アドレス指定回路は複数組設けられ、 1以上のタイムスロットをひとつの単位として上記ラン
    ダムアクセスメモリに任意に振り分ける分離スイッチと
    、 これらのランダムアクセスメモリから読み出されたタイ
    ムスロットを任意の順序で多重化する多重化スイッチと を備えたことを特徴とするタイムスロット入替回路。
JP2219687A 1987-02-02 1987-02-02 タイムスロツト入替回路 Pending JPS63190495A (ja)

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Application Number Priority Date Filing Date Title
JP2219687A JPS63190495A (ja) 1987-02-02 1987-02-02 タイムスロツト入替回路

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JP2219687A JPS63190495A (ja) 1987-02-02 1987-02-02 タイムスロツト入替回路

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JPS63190495A true JPS63190495A (ja) 1988-08-08

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ID=12076043

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Application Number Title Priority Date Filing Date
JP2219687A Pending JPS63190495A (ja) 1987-02-02 1987-02-02 タイムスロツト入替回路

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JP (1) JPS63190495A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002017525A1 (en) * 2000-08-25 2002-02-28 Fujitsu Limited Cross-connect device

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