JPS63190495A - タイムスロツト入替回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割多重通信装置に利用する。特に、時分
割多重された複数タイムスロットから構成される信号に
対し、タイムスロットを入れ替える回路に関する。

〔従来の技術〕

第５図は従来例タイムスロット入替回路のブロック構成
図を示す。

このタイムスロット入替回路は、時分割多重された複数
のタイムスロットから構成される入力信号１００を直列
並列変換回路５１によって並列信号１０１に変換し、こ
の並列信号１０１のタイムスロットをＲＡＭ５３によっ
て入れ替えた後に、並列直列変換回路５２によって再び
時分割多重形式の信号１０５として出力するものである
。この回路において、りイムスロットの入れ替えは、Ｒ
ＡＭ５３に対する書き込みアドレス１０２と読み出しア
ドレス１０３　とをアドレス指定回路５４から指定する
ことにより行われる。ひとつのタイムスロットはＮビッ
トで構成され、直列並列変換回路５１は直列の１タイム
スロツトをＮビットに並列展開し、並列直列変換回路５
２は並列のＮビットを直列の１タイムスロツトに変換す
る。

第６図はこの従来例回路の動作タイムチャートを示す。

ここではＮ＝４とする。

入力信号１００のひとつのフレームは４タイムスロツト
で構成され、ひとつのタイムスロットは４ビツトで構成
される。各タイムスロットは直列並列変換回路５１によ
って並列信号１０１に展開されるが、入力信号１００の
ピッ゛トレードをｆ　　［ｂ／ｓ　）とすると、並列信
号１０１のビットレートはｆ／Ｎ（ｂ／ｓ　）である。

これは、ＲＡＭ５３に対し並列信号１００をｆ／Ｎ（Ｈ
ｚ）で書き込み、ｆ　／Ｎ　（ｌｌｚ）でＲＡＭ５３か
ら読み出すからである。したがって、ＲＡＭ５３への書
き込みアドレス１０２および読み出しアドレス１０３は
ｆ／Ｎ（Ｈｚ）の速度で指定される。第６図の例では、
タイムスロットの入れ替えは、書き込みアドレス１０２
により、フレーム番号「１」のフレームのタイムスロッ
ト「１」からタイムスロット「４」までをアドレス「１
」からアドレス「４」へ順に書き込み、フレーム番号ｒ
２ＪのフレームをＲＡＭ５３のアドレス「５」からアド
レス「８」へ書き込む期間に、読み出しアドレス１０３
によりアドレス「４」からアドレス「１」までを順に指
定し、この順でＲＡＭ５３を読み出すことにより行われ
る。タイムスロットが入れ替えられた読み出しデータ１
０４は、並列直列変換回路５２によって、時分割多重形
式の直列信号１０５として出力される。

〔発明が解決しようとする問題点〕

上述した従来例のタイムスロット入替回路では、１タイ
ムスロフトを構成するビット数Ｎが減少すれば、ＲＡＭ
５３に対する書き込みと読み出しの速度ｆ／Ｎ（Ｈｚ）
が増大する。例えば、Ｎ＝１すなわち１ビット単位の入
れ替えを行うためには、ｆ（Ｈｚ　）でＲＡＭ５３に対
する書き込みと読み出しとを実行しなければならない。

この場合のタイムスロット入れ替え動作タイムチャート
を第７図に示す。ただし、Ｎ＝１であることから直列並
列変換回路５１および並列直列変換回路５２は不要とな
り、入力信号１００と並列信号１０１　とは同一となり
、信号１０４　と信号１０５とは同一となる。第７図に
おいて、入力信号１００の速度をｆ　　［ｂ／ｓ　）と
すると、ＲＡＭ５３が１個しか設けられていないので、
ＲＡＭ５３に対する書き込みおよび読み出しは、書き込
みアドレス１０２および読み出しアドレス１０３が示す
ように、ｆ　　（）Ｉｚ）で行われる。ここでフレーム
番号「１」のフレームの１−ａからｔ−ｐまでのタイム
スロットをＲＡＭ５３のアドレス「１」から「１６」へ
順に書き込み、次のフレームを書き込む期間に、ＲＡＭ
５３をアドレス「１６」から「１」まで逆順に読み出し
てタイムスロットの入れ替えを行う。このように読み出
されたタイムスロットを直列信号１０５として出力する
。

人力信号が高速の場合にはビット多重形式のフレーム構
成が適しており、これはＮ＝１に対応する。この場合に
は、入力信号のビットレートに比例して書き込み周波数
および読み出し周波数が増大する。このため、入力信号
が非常に高速化するとＲＡＭ５３に対する書き込み周波
数および読み出し周波数が動作速度限界を越えてしまい
、タイムスロット入れ替えが不可能になるという欠点が
あった。

本発明は、以上の問題点を解決し、高速ビットレートの
入力信号のタイムスロットの入れ替えが可能なタイムス
ロット入替回路を提供することを目的とする。

〔問題点を解決するための手段〕

本発明のタイムスロット入替回路は、時分割多重された
複数のタイムスロットで構成される信号を記憶するラン
ダムアクセスメモリ　（以下ｒＲＡＭ」という）と、こ
のＲＡＭの書き込みアドレスおよび読み出しアドレスを
任意に指定してタイムスロットの入れ替えを行うアドレ
ス指定回路とを備えたタイムスロット入替回路において
、上記ＲＡＭおよび上記アドレス指定回路は複数組設け
られ、１以上のタイムスロットをひとつの単位として上
記ＲＡＭに任意に振り分ける分離スイッチと、これらの
ＲＡＭから読み出されたタイムスロットを任意の順序で
多重化する多重化スイッチとを備えたことを特徴とする
。

〔作用〕

本発明のタイムスロット入替回路は、入力ハイウェイ数
×ｎ個のＲＡＭを独立にアドレス指定することにより、
並列的なタイムスロット入れ替え処理を行い、入力信号
を任意のＲＡＭに入力ハイウェイ速度の１／Ｎの速度で
振り分け、ＲＡＭのそれぞれから入力ハイウェイ速度の
１／Ｎの速度で読み出した各タイムスロットを任意の順
序で多重化する。

従来の技術においては、入れ替え単位である１タイムス
ロフトを構成するビット数の数だけしか、並列にタイム
スロットの入れ替え処理を実行できなかったのに対し、
本発明では、１タイムスロツトを構成するビット数に依
存せず、任意の数だけＲＡＭを設けて並列にタイムスロ
ットの入れ替え処理を行うことができる。

〔実施例〕

第１図は本発明実施例タイムスロット入替回路のブロッ
ク構成図である。この例は、ＲＡＭの個数Ｎが４の場合
を示す。

分離スイッチｌは４個のＲＡＭ２−１〜２−４に接続さ
れる。これらのＲＡＭ２−１〜２−４は多重化スイッチ
４に接続される。さらにＲＡＭ２−１〜２−４には、そ
れぞれアドレス指定回路３−１〜３−４が接続される。

第２図はこの実施例回路の動作タイムチャートの一例を
示す。

分離スイッチ１には、時分割多重された複数タイムスロ
ットで構成された入力信号１００が供給される。この例
では、入力信号１００のひとつのフレームが１６個のタ
イムスロットで構成され、ひとつのタイムスロットが１
ビツトで構成される場合を示す。この入力信号１００に
対して、分離スイッチ１は、ひとつのフレームを４タイ
ムスロツトごとに仮想的に区切り、入力信号１００のビ
ットレートｆ　　Ｃｂ／Ｓ　）に対してｆ／４（ｂ／ｓ
）の速度で信号１０１−１〜１０１−４をそれぞれＲＡ
Ｍ２−１〜２−４に出力する。

第２図に示した例では、分離スイッチ１は、第１フレー
ムの最初の４タイムスロフトについては、順に信号１０
１−１．１０１−２．１０１−３　、Ｌｏｔ−４に振り
分けており、次の４タイムスロツトについては、信号１
０１−２．１０１−３．１０１−４．１０１−１に振り
分けている。このように、振り分けのたびにその順序を
変えることにより、１フレーム内のタイムスロットを４
個単位で入れ替えることができる。４個のタイムスロッ
トの入れ替えについては、各ＲＡＭ２−１〜２−４で行
う。

１フレームすなわち１６タイムスロツトが４個のＲＡＭ
２−１〜２−４に振り分けられるので、各ＲＡＭ２−１
〜２−４では、■フレーム期間内に４タイムスロツトの
入れ替えを行う。すなわち、振り分けられた信号１０１
−１〜１０１−４が各々ＲＡＭ２−１〜２−４の入力と
なり、各々の書き込みアドレス１０２−１〜１０４−４
に従って、ｆ　／　４　（ｂ／ｓ　）の速度で書き込ま
れる。第２図に示した例では、ＲＡ　Ｍ２−１において
第１フレームに対応する４タイムスロツトをアドレス「
１」〜「４」に書き込み、第２フレームに対応する４タ
イムスロツトをアドレス「５」〜「８」に書き込んでい
る。また、その他のＲＡＭ２−２〜２−４でも同様の書
き込みを行う。

このように、振り分けられた信号１０１−１〜１０１−
４がＲＡＭ２−１〜２−４に書き込まれているので、こ
れらを読み出しアドレス１０３−１〜１０３−４に従っ
て読み出すことにより、各ＲＡ　Ｍ２−１〜２−４ごと
にタイムスロットの入れ替えが行われる。この実施例で
は、ＲＡＭの個数Ｎが４であることから、書き込みと同
様に読み出しをｆ　／　４　（ｂ／ｓ　）の速度で行う
１例えばＲＡＭ２−１では、第２フレームに対応する４
タイムスロフトの書き込みを行っている期間に、読み出
しアドレス１０３−１で示すように、アドレス「１」、
「４」、「３」、「２」の順に読み出している。

このように読み出された結果、ＲＡ　Ｍ２−１〜２−４
からそれぞれ信号１０４−１〜１０４−４が出力される
。

例えば第１フレームに対応する４タイムスロフトは、Ｒ
Ａ　Ｍ２−１からａ−１、ｄ−２、ｃ−３、ｂ−４の順
序で読み出される。他のＲＡ　Ｍ２−２〜２−４は、第
２図に示したように各々異なる順序で読み出される。

これらの読み出されたタイムスロット１０４−１〜１０
４−４は、多重化スイッチ４によって時分割多重形式の
直列信号１０５として出力される。第２図に示した例で
は、第２フレームの最初の４タイムスロツトを各ＲＡＭ
２−１〜２−４に書き込んでいる間に、多重化スイッチ
４がＲＡＭ２−１〜２−４から読み出した４個のタイム
スロットａ−１、ｂ−１、ｃ−１、ｄ−１をこの順序で
多重化し、直列信号１０５として出力する。また、第２
フレームにおける第２の４タイムスロフトを各ＲＡＭ２
−１〜２−４に書き込んでいる間に、ＲＡＭ２−１〜２
−４から読み出した４個のタイムスロットｄ−２、ａ−
２、ｂ−２、ｃ−２についてａ−２、ｂ−２、ｃ−２、
ｄ−２の順序で多重化し、直列信号１０５として出力す
る。以後のタイムスロットについても同様な多重化を行
い、それぞれ直列信号１０５が得られる。

以上のように、分離スイッチ１におけるタイムスロット
振り分は順序、ＲＡ　Ｍ２−１〜２−４における書き込
みアドレス１０２−１〜１０２−４および読み出しアド
レス１０３−１〜１０３−４　、ならびに多重化スイッ
チ４における多重化順序を適当に設定することにより、
１フレーム内の任意のタイムスロットを入れ替えること
ができる。この分離スイッチ１を用いて第２図における
第１フレームの最初の４タイムスロツトの振り分けを行
う場合を例に説明する。この４タイムスロツトは、直列
並列変換回路１１によって、すべてのセレクタ１２−１
〜１２−４の入力ポートＡ−Ｄに順に入力される。セレ
クタ１２−１では入力ポートＡの信号、セレクタ１２−
２では入力ポートＢの信号、セレクタ１２−３では入力
ポートＣの信号、セレクタ１２−４では人カポ−）Ｄの
信号をそれぞれ選択することにより、第２図に示した第
１フレームの最初の４タイムスロツトの振り分けが行わ
れる。他のタイムスロットについても同様に、各セレク
タ１２−１〜１２−４において適当な入力ポートの信号
を選択することで、タイムスロットの振り分けが可能で
ある。

第３図は分離スイッチ１の一例を示すブロック構成図で
ある。

直列並列変換回路１１はセレクタ１２−１〜１２−４に
接続される。セレクタ１２−１〜１２−４の出力は、そ
れぞれ第１図に示したＲ　Ａ　Ｍ２−１〜２−４に接続
される。

セレクタ１２−１〜１２−４の制御人力にはセレクタ制
御回路１３が接続される。

第４図は多重化スイッチ４の一例を示すブロック構成図
である。

セレクタ４１−１〜４１−４にはＲＡＭ２−１〜２−４
から読み出された信号１０４−１〜１０４−４が供給さ
れる。

セレクタ４１−１〜４１−４の制御入力にはセレクタ制
御回路４２が接続される。セレクタ４１−１〜４１−４
の出力は並列直列変換回路４３に接続される。

この多重化スイッチ４を用いて第２図の出力直列信号１
０５における第１フレームの最初の４タイムスロツトの
多重化を行う場合を例に説明する。

この４タイムスロフトは、ａ−１、ｂ−１、ｃ−１、ｄ
−１の順に、すべてのセレクタ４１−１〜４１−４の入
力ポートＡ−Ｄに入力される。セレクタ４１−１では入
力ポートへの信号、セレクタ４１−２では入力ポートＢ
の信号、セレクタ４１−３では入力ポートＣの信号、セ
レクタ４１−４では入力ポートＤの信号を選択すると、
並列直列変換回路４３によって、第２図における第１フ
レームの最初の４タイムスロフトの多重化が行われる。

他のタイムスロットについても、各セレクタ４１−１〜
４１−４において適当な入力ボート信号の選択を行うこ
とで多重化が可能である。

〔発明の効果〕

以上説明したように、本発明のタイムスロット入替回路
は、人力信号における１タイムスロフトを構成するビッ
ト数に依存せずに、Ｎ個のＲＡＭによる並列的なタイム
スロット入れ替え処理を行うことができる。したがって
、いかなるフレーム構成の信号に対するタイムスロット
入れ替えにでも、ＲＡＭに対する書き込み速度ならびに
読み出し速度を１／Ｎに減少させることができる。現在
のバイポーラＲＡＭの速度限界は１０Ｍｂ／ｓ〜２０Ｍ
ｂ／ｓであるが、このようなＲＡＭを用いて、動画像情
報などの１００Ｍｂ／ｓを越える信号のタイムスロット
入れ替えを行うことができる効果がある。この場合に、
タイムスロット入れ替え用のＲＡＭをＮ個に分割し、Ｒ
ＡＭ全体の容量を増加させる必要はない。したがって、
記憶容量を増加させることなく低速の素子を用いて高速
処理が可能となる効果がある。

【図面の簡単な説明】

第１図は本発明実施例タイムスロット入替回路のブロッ
ク構成図。 第２図は動作タイムチャートを示す図。 第３図は分離スイッチの一例を示すブロック構成図。 第４図は多重化スイッチの一例を示すブロック構成図。 第５図は従来例タイムスロット入替回路のブロック構成
図。 第６図は動作タイムチャートを示す図。 第７図はタイムスロット入れ替え動作のタイムチャート
を示す図。 １・・・分離スイッチ、２・・・ＲＡＭ、３・・・アド
レス指定回路、４・・・多重化スイッチ、１２−１〜１
２−４・・・セレクタ、１３・・・セレクタ制御回路、
４１−１〜４１−４・・・セレクタ、４２・・・セレク
タ制御回路、４３・・・並列直列変換回路、５１・・・
直列並列変換回路、５２・・・並列直列変換回路、５３
・・・ＲＡＭ、５４・・・アドレス指定回路。 特許出願人　　日本電信電話株式会社７、代理人　　弁
理士　井　出　直　孝　　　′−１′ 肩　３　図 亮　４　口

Claims (1)

【特許請求の範囲】
1. （１）時分割多重された複数のタイムスロットで構成さ
   れる信号を記憶するランダムアクセスメモリと、 このランダムアクセスメモリの書き込みアドレスおよび
   読み出しアドレスを任意に指定してタイムスロットの入
   れ替えを行うアドレス指定回路とを備えたタイムスロッ
   ト入替回路において、上記ランダムアクセスメモリおよ
   び上記アドレス指定回路は複数組設けられ、 １以上のタイムスロットをひとつの単位として上記ラン
   ダムアクセスメモリに任意に振り分ける分離スイッチと
   、 これらのランダムアクセスメモリから読み出されたタイ
   ムスロットを任意の順序で多重化する多重化スイッチと を備えたことを特徴とするタイムスロット入替回路。