JP2000125375A - クロスコネクト装置 - Google Patents

Abstract

(57)【要約】 【課題】 クロスコネクト装置に関し、大容量の回線
を収容してクロスコネクトすると共に、複数の運用形態
に対応することが可能な上に、クロスコネクト装置にお
ける処理遅延時間を短縮することが可能なクロスコネク
ト装置を提供する。 【解決手段】 １段目の時間スイッチ−空間スイッチ
−２段目の時間スイッチの構成を有するクロスコネクト
装置において、該２段目の時間スイッチを構成するデー
タメモリの後段にセレクタを配置し、該セレクタの一方
の入力端子に該２段目の時間スイッチを構成するデータ
メモリの出力を重複且つ欠落なく供給し、該セレクタの
もう一方の入力端子に該１段目の時間スイッチの出力を
重複かつ欠落なく供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロスコネクト装
置に係り、特に、大容量の回線を収容してクロスコネク
トすると共に、複数の運用形態に対応することが可能な
上に、クロスコネクト装置における処理遅延時間を短縮
することが可能なクロスコネクト装置に関する。

【０００２】近年、通信システムはインタネットの普及
など種々の要因によって大容量化しており、従って、伝
送速度も高速化の一途をたどっている。この中にあっ
て、空間スイッチ１段によるクロスコネクト装置が適用
されることが多かったが、通信システムの大容量化に伴
って入りハイウェイの任意のタイムスロットのデータを
出ハイウェイの任意のタイムスロットに確実に出力する
ことが困難になりつつある。

【０００３】このため、時間スイッチ−空間スイッチ−
時間スイッチの構成が適用されることが増えてきてい
る。

【０００４】

【従来の技術】図１２は、従来のクロスコネクト装置の
原理的構成である。図１２において、１０１及び１０２
は入りハイウェイに収容されているデータを多重化する
多重化回路（図においては、ＭＵＸと標記してい
る。）、１０３及び１０４は入出力間でタイムスロット
の入れ換えを行なうデータメモリ（図においては、ＤＭ
と標記している。）で、上記構成要素によって１段目の
時間スイッチが構成される。

【０００５】１０７及び１０８は入力されるデータの一
方を選択するセレクタ（図においては、ＳＥＬと標記し
ている。）で、上記構成要素によって空間スイッチが構
成される。

【０００６】１０５及び１０６は入出力間でタイムスロ
ットの入れ換えを行なうデータメモリ（図においては、
ＤＭと標記している。）、１０９及び１１０は多重化さ
れたデータの多重分離を行なう多重分離回路（図におい
ては，ＤＭＵＸと標記している。）で、上記構成要素に
よって２段目の時間スイッチが構成される。

【０００７】尚、図１２においては、図の煩雑化を避け
るために、クロック供給部やデータメモリのアドレスを
指定するアドレスコントロールメモリ及びアドレスコン
トロールメモリを制御するアドレスコントロールメモリ
制御部やセレクタに選択信号を供給するセレクタ制御部
などは図示を省略している。

【０００８】図１２の場合、入りハイウェイは＃１乃至
＃４の４本で、入りハイウェイ＃１と入りハイウェイ＃
２に収容されているデータが多重化回路１０１によって
多重化され、入りハイウェイ＃３及び入りハイウェイ＃
４に収容されているデータが多重化回路１０２によって
多重化される。

【０００９】該多重化回路１０１の出力はデータメモリ
１０３に供給されてタイムスロットの入れ換えを受け、
該多重化回路１０２の出力はデータメモリ１０４に供給
されてタイムスロットの入れ換えを受けて、該データメ
モリ１０３及び該データメモリ１０４の出力が１段目の
時間スイッチの出力となる。

【００１０】該データメモリ１０３及び該データメモリ
１０４の出力は、空間スイッチを構成するセレクタ１０
７及びセレクタ１０８に供給され、該セレクタ１０７及
び該セレクタ１０８において一方の入力端子のデータが
選択されて、空間スイッチの出力となる。

【００１１】空間スイッチを構成する該セレクタ１０７
の出力は２段目の時間スイッチを構成するデータメモリ
１０５に供給されてタイムスロットの入れ換えを受け、
該セレクタ１０８の出力は２段目の時間スイッチを構成
するデータメモリ１０６に供給されてタイムスロットの
入れ換えを受けて、各々多重分離回路１０９及び多重分
離回路１１０に供給される。そして、該多重分離回路１
０９によって多重分離されたデータは出ハイウェイ＃
１’及び出ハイウェイ＃２’へと出力され、該多重分離
回路１１０によって多重分離されたデータは出＃３’及
び出ハイウェイ＃４’へと出力される。

【００１２】図１３は、従来のクロスコネクト装置の動
作を説明する図で、入りハイウェイに収容されているデ
ータがどのようにして出ハイウェイに出力されるかを、
データメモリにおいてタイムスロットの入れ換えを行な
うために必須な１フレームの遅延を無視して示したもの
である。

【００１３】図１２の構成に合わせて、入力は＃１乃至
＃４のハイウェイから供給され、出力は出ハイウェイ＃
１’乃至＃４’に供給されるものとし、各々のハイウェ
イにおける１フレームは６タイムスロットで構成される
ものとして、１フレームの遅延を無視して図示している
図１３では、１フレームに収容されるデータのみを示し
ている。

【００１４】尚、図１３において“ＴＳｍ＃ｎ”（ｍ及
びｎは６以下の正の整数）と標記しているが、これは入
りハイウェイにおけるタイムスロット又は入りハイウェ
イのタイムスロットに収容されているデータを特定する
ためのもので、“入りハイウェイ＃ｎのｍ番目のタイム
スロット”又は“入りハイウェイ＃ｎのｍ番目のタイム
スロットに収容されているデータ”を意味する。従っ
て、入力は、各々の入りハイウェイについてタイムスロ
ットは１番から６番まで順序よく並んでいる。

【００１５】図１２の構成では、入りハイウェイ＃１と
入りハイウェイ＃２のデータが多重化回路１０１によっ
て多重化され、入りハイウェイ＃３と入りハイウェイ＃
４のデータが多重化回路１０２によって多重化されるの
で、入りハイウェイにおける１タイムスロットの時間に
２つの入りハイウェイの同一タイムスロットのデータが
収容され、しかも、入りハイウェイにおけるタイムスロ
ット順に収容される。これが図１３の“ＭＵＸ出力”に
示されている。尚、データの左に付してある符号は図１
２の多重化回路に付した符号と一致させてある。（以降
もこの標記法を用いる。） 該多重化回路１０１及び該多重化回路１０２の出力はデ
ータメモリ１０３及びデータメモリ１０４に供給されて
タイムスロットの入れ換えを受ける。この場合、該多重
化回路１０１又は該多重化回路１０２の出力は図示して
いないアドレスコントロールメモリから供給されるアド
レスに従って、該二の多重化回路から出力される順に該
データメモリ１０３又は該データメモリ１０４に１フレ
ーム分書き込まれ、１フレーム分の書き込みが終了した
ら図示していないアドレスコントロールメモリから供給
されるアドレスに従って任意の順（これがタイムスロッ
ト入れ替えを受けて読み出される順番である。）に読み
出されて、タイムスロットの入れ換えを受ける。このよ
うに、１フレームの時間に書き込まれたデータを次の１
フレームの時間に読み出すので、実際には該データメモ
リ１０３及び該データメモリ１０４は２面のメモリによ
って構成されており、一方の面に書き込みを行なってい
る間にもう一方の面のメモリから読み出しを行なうよう
になっている。

【００１６】図１３の場合、該データメモリ１０３では
入りハイウェイにおけるタイムスロット順を逆にし、且
つ、該多重化回路１０１の出力における入りハイウェイ
＃１と入りハイウェイ＃２のデータの順は入れ換えない
でタイムスロットの入れ換えを行ない、該データメモリ
１０４では入りハイウェイにおけるタイムスロット順を
逆にし、且つ、該多重化回路１０２の出力における入り
ハイウェイ＃３と入りハイウェイ＃４のデータの順を入
れ換えてタイムスロットの入れ換えを行なう例を示して
いる。

【００１７】該データメモリ１０３及び該データメモリ
１０４の出力は、双方共、セレクタ１０７及びセレクタ
１０８に供給され、該セレクタ１０７及び該セレクタ１
０８において一方の入力端子のデータが選択される。

【００１８】図１３の場合、該セレクタ１０７では該デ
ータメモリ１０３の出力と該データメモリ１０４の出力
を、該データメモリ１０３の出力を先にして交互に選択
して出力し、該セレクタ１０８では該データメモリ１０
３の出力と該データメモリ１０４の出力を、該データメ
モリ１０４を先にして交互に選択して出力する例を示し
ている。

【００１９】該セレクタ１０７と該セレクタ１０８の出
力は、各々、データメモリ１０５とデータメモリ１０６
に供給され、該データメモリ１０５及び該データメモリ
１０６においてタイムスロットの入れ換えを受ける。

【００２０】図１３の場合、該データメモリ１０５にお
いては、入りハイウェイ＃３のタイムスロット６から逆
順でタイムスロット１までを並べた後で、入りハイウェ
イ＃１のタイムスロット６から逆順でタイムスロット１
までを並べ、該データメモリ１０６においては、入りハ
イウェイ＃２と入りハイウェイ＃４のタイムスロット１
からタイムスロット６までを順に並べ、且つ、奇数タイ
ムスロットと偶数タイムスロットとでは入りハイウェイ
＃２と入りハイウェイ＃４の順を逆転して並べる例を示
している。

【００２１】該データメモリ１０５及び該データメモリ
１０６の出力は、各々、多重分離回路１０９に供給され
多重分離されて出ハイウェイ＃１’及び出ハイウェイ＃
２’に出力され、多重分離回路１１０に供給され多重分
離されて出ハイウェイ＃３’及び出ハイウェイ＃４’に
出力される。

【００２２】即ち、該多重分離回路１０９の出力は交互
に出ハイウェイ＃１’と出ハイウェイ＃２’に分離され
て出力され、該多重分離回路１１０の出力は交互に出ハ
イウェイ＃３’と出ハイウェイ＃４’に分離されて出力
されるので、各々の出ハイウェイ上には図示のように入
りハイウェイ上のタイムスロットのデータが出力され
る。

【００２３】この場合、出ハイウェイ＃１’乃至出ハイ
ウェイ＃４’には、入りハイウェイ＃１乃至入りハイウ
ェイ＃４上の全てのタイムスロットのデータが重複、欠
落なく出力されている。

【００２４】全てのデータメモリにおけるタイムスロッ
トの入れ換えは任意であり、又、全てのセレクタにおけ
る入力の選択順も任意であるので、入りハイウェイ上の
データを任意の出ハイウェイの任意のタイムスロットに
出力することが可能である。又、入りハイウェイ上の同
一タイムスロットのデータを出ハイウェイ上の複数のタ
イムスロットに出力することも可能である。

【００２５】このための情報は、図示していないアドレ
スコントロールメモリやセレクタ制御部から供給され
る。図１２の構成の特徴は、クロスコネクト装置の入力
において複数ハイウェイのデータを多重化し、クロスコ
ネクト装置の出力において多重化されたデータを複数ハ
イウェイに分離するので、クロスコネクト装置内の配線
が簡略になる点である。

【００２６】

【発明が解決しようとする課題】しかし、図１２の構成
はクロスコネクト装置内の配線が簡略化できる反面、ク
ロスコネクト装置の入力で入りハイウェイのデータを多
重化するので、入りハイウェイにおける伝送速度が高く
なる程、又は、入りハイウェイの数が増加する程クロス
コネクト装置内での処理速度を高める必要がある。

【００２７】通常適用される伝送速度５５Ｍｂ／ｓで考
えてみても、入りハイウェイの数が２０本にもなるとク
ロスコネクト装置内での処理にはＧｂ／ｓオーダーの速
度が必要になる。

【００２８】多重化回路、多重分離回路及びセレクタは
この程度の速度なら容易に対応できるが、データメモリ
は対応しにくい。通信システムは今後も更に大容量化す
るので、入りハイウェイの数は更に多くなり、入りハイ
ウェイにおける伝送速度は更に高くなる。従って、図１
２に示した従来のクロスコネクト装置では今後の大容量
化には一層対応が困難になる。

【００２９】又、図１２の構成は、固定的に２段の時間
スイッチを適用するものであるから、少なくとも２フレ
ームの処理遅延が必要であり、又、タイムスロット入れ
換えのパターンが簡単な場合でも構成を変化させること
が不可能である。

【００３０】本発明は、かかる問題点に鑑み、大容量の
回線を収容してクロスコネクトすると共に、複数の運用
形態に対応することが可能な上に、クロスコネクト装置
における処理遅延時間を短縮することが可能なクロスコ
ネクト装置を提供することを目的とする。

【００３１】

【課題を解決するための手段】上記課題を解決するため
に、本発明では、クロスコネクト装置の入力において入
りハイウェイのデータを多重化しない構成をとり、更
に、２段目の時間スイッチにおいてタイムスロットの入
れ換えを行なうデータメモリの後にセレクタを設け、２
段目の時間スイッチに設けられたセレクタにおいて１段
目の時間スイッチの出力と２段目の時間スイッチを構成
するデータメモリの出力との一方を選択する。

【００３２】上記の構成をとり、２段目の時間スイッチ
に設けたセレクタによって固定的に１段目の時間スイッ
チの出力を選択させることにより、データメモリによる
タイムスロットの入れ換えを１段だけにすることが可能
になり、２段目の時間スイッチに設けたセレクタによっ
て固定的に２段目の時間スイッチに設けられているデー
タメモリの出力を選択させることにより、時間スイッチ
２段を含むクロスコネクトが可能になる。更に、２段目
の時間スイッチに設けられたセレクタによって１段目の
時間スイッチの出力と２段目の時間スイッチに設けられ
ているデータメモリの出力を任意に選択させる、上記の
ハイブリッド構成をとることも可能になる。

【００３３】従って、クロスコネクト装置内の処理速度
の上昇を抑圧できると共に、複数の運用形態に対応する
ことが可能になり、更に、１段のデータメモリによるタ
イムスロットの入れ換えで済む場合には、クロスコネク
ト装置における処理遅延時間を短縮することが可能にな
る。

【００３４】そして、上記の技術においては、１段目の
時間スイッチにおいてデータメモリの後にセレクタを設
けて、該セレクタの出力を１段目の時間スイッチの出力
とすることも、データメモリの出力を直接１段目の時間
スイッチの出力とすることも可能である。

【００３５】

【発明の実施の形態】図１は、本発明のクロスコネクト
装置の原理的構成（その１）である。図１において、１
乃至８はデータメモリ（図においては、ＤＭと標記して
いる。以降、同様に標記する。）、３１乃至３４はセレ
クタで、上記構成要素によって１段目の時間スイッチが
構成される。

【００３６】３７乃至４０はセレクタで、上記構成要素
によって空間スイッチが構成される。１９乃至２２はデ
ータメモリ、４５乃至４８はセレクタで、上記構成要素
によって２段目の時間スイッチが構成される。

【００３７】尚、図１の構成においては、図の煩雑化を
避けるために、データメモリにアドレスを供給するアド
レスコントロールメモリやセレクタに選択信号を供給す
るセレクタ制御部などを図示することは差し控えてい
る。これは、アドレスコントロールメモリやセレクタ制
御部などの構成や動作は基本的に従来のクロスコネクト
装置におけるそれらと同じためである。

【００３８】図１の構成においては、入りハイウェイは
＃１乃至＃４で、入りハイウェイ＃１及び入りハイウェ
イ＃２が該データメモリ１と該データメモリ２、及び、
該データメモリ３と該データメモリ４に収容され、入り
ハイウェイ＃３及び入りハイウェイ＃４が該データメモ
リ５と該データメモリ６、及び、該データメモリ７と該
データメモリ８に収容されてタイムスロットの入れ換え
を受ける。

【００３９】そして、該データメモリ１及び該データメ
モリ２の出力が該セレクタ３１に供給されて、いずれか
一方が選択されて１段目の時間スイッチの出力となる。
同様に、該データメモリ３及び該データメモリ４の出力
が該セレクタ３２に供給されて、いずれか一方が選択さ
れて１段目の時間スイッチの出力となり、該データメモ
リ５及び該データメモリ６の出力が該セレクタ３３に供
給されて、いずれか一方が選択されて１段目の時間スイ
ッチの出力となり、該データメモリ７及び該データメモ
リ８の出力が該セレクタ３４に供給されて、いずれか一
方が選択されて１段目の時間スイッチの出力となる。

【００４０】該セレクタ３１及び該セレクタ３３の出力
は、空間スイッチを構成する該セレクタ３７及び該セレ
クタ３８に供給され、いずれか一方のデータが選択され
て空間スイッチの出力となり、同様に、該セレクタ３２
及び該セレクタ３４の出力は、空間スイッチを構成する
該セレクタ３９及び該セレクタ４０に供給され、いずれ
か一方のデータが選択されて空間スイッチの出力とな
る。

【００４１】更に、該セレクタ３７の出力が２段目の時
間スイッチを構成するデータメモリ１９に供給されてタ
イムスロットの入れ換えを受け、同様に、該セレクタ３
９の出力が２段目の時間スイッチを構成するデータメモ
リ２０に供給されてタイムスロットの入れ換えを受け、
該セレクタ３８の出力が２段目の時間スイッチを構成す
るデータメモリ２１に供給されてタイムスロットの入れ
換えを受け、該セレクタ４０の出力が２段目の時間スイ
ッチを構成するデータメモリ２２に供給されてタイムス
ロットの入れ換えを受ける。

【００４２】そして、該データメモリ１９の出力と１段
目の時間スイッチを構成するセレクタ３１の出力が該セ
レクタ４５に供給されて、いずれか一方のデータが選択
されて２段目の時間スイッチの出力、即ち、クロスコネ
クト装置の出力となる。同様に、該データメモリ２０の
出力と１段目の時間スイッチを構成するセレクタ３２の
出力が該セレクタ４６に供給されて、いずれか一方のデ
ータが選択されてクロスコネクト装置の出力となり、該
データメモリ２１の出力と１段目の時間スイッチを構成
するセレクタ３３の出力が該セレクタ４７に供給され
て、いずれか一方のデータが選択されてクロスコネクト
装置の出力となり、該データメモリ２２の出力と１段目
の時間スイッチを構成するセレクタ３４の出力が該セレ
クタ４８に供給されて、いずれか一方のデータが選択さ
れてクロスコネクト装置の出力となる。

【００４３】ここで、該セレクタ４５乃至４８において
固定的に２段目の時間スイッチを構成する該データメモ
リ１９乃至２２の出力を選択させれば時間スイッチ−空
間スイッチ−時間スイッチの構成となり、該セレクタ４
５乃至４８において固定的に１段目の時間スイッチの出
力である該セレクタ３１乃至３４の出力を選択させれば
時間スイッチ１段の構成となる。尚、該セレクタ４５乃
至４８において１段目の時間スイッチを構成するセレク
タの出力と２段目の時間スイッチを構成するデータメモ
リの出力とを切り換えて選択させることも可能である。

【００４４】図２は、図１の構成のクロスコネクト装置
の動作を説明する図（その１）で、該セレクタ４５乃至
４８において該データメモリ１９乃至２２の出力を固定
的に選択させる場合を示している。しかも、入りハイウ
ェイに収容されているデータがどのようにして出ハイウ
ェイに出力されるかを、データメモリにおいてタイムス
ロットの入れ換えを行なうために必須な１フレームの遅
延を無視して示したものである。

【００４５】図１の構成に合わせて、クロスコネクト装
置への入力は＃１乃至＃４のハイウェイから供給され、
クロスコネクト装置からの出力は出ハイウェイ＃１’乃
至＃４’に供給されるものとし、各々のハイウェイにお
ける１フレームは６タイムスロットで構成されるものと
して、図２ではタイムスロット入れ替えに必須な遅延を
無視しているので、１フレームに収容されるデータのみ
を示している。

【００４６】尚、図２において“ＴＳｍ＃ｎ”（ｍ及び
ｎは６以下の正の整数）と標記しているが、これは入り
ハイウェイにおけるタイムスロット又は入りハイウェイ
のタイムスロットに収容されているデータを特定するた
めのもので、“入りハイウェイ＃ｎのｍ番目のタイムス
ロット”又は“入りハイウェイ＃ｎのｍ番目のタイムス
ロットに収容されているデータ”を意味する。従って、
入力は、各々の入りハイウェイ＃１乃至＃４においてタ
イムスロットは１番から６番まで順序よく並んでいる。

【００４７】該データメモリ１、３においては入りハイ
ウェイ＃１上のタイムスロットの入れ換えを行ない、該
データメモリ２、４においては入りハイウェイ＃２上の
タイムスロットの入れ換えを行ない、該データメモリ
５、７においては入りハイウェイ＃３上のタイムスロッ
トの入れ換えを行ない、該データメモリ６、８において
は入りハイウェイ＃４上のタイムスロットの入れ換えを
行なう。

【００４８】図２の場合、該データメモリ１、３、５、
７では入りハイウェイ上の１フレーム全体でタイムスロ
ット順を逆転させ、該データメモリ２、４、６、８では
入りハイウェイ上の１フレームの前半でタイムスロット
順を逆転させ、同じく、１フレームの後半でタイムスロ
ット順を逆転させる例を示している。従って、１段目の
時間スイッチにおけるデータメモリの出力は図２の“Ｔ
ＳＷ１段目ＤＭ出力”のごとくなる。

【００４９】尚、データの左に付してある符号は図１の
データメモリに付した符号と一致させてある。この標記
法は以降の各データについても同様である。該データメ
モリ１及び２の出力は該セレクタ３１に供給され、いず
れか一方のデータが選択される。

【００５０】図２の場合には、該セレクタ３１におい
て、該データメモリ１の出力を先にして、該データメモ
リ１と該データメモリ２の出力が交互に選択される例を
示している。従って、該セレクタ３１の出力は図２の
“ＴＳＷ１段目ＳＥＬ出力”の、符号３１を付したデー
タの如くなる。

【００５１】又、該セレクタ３２においては、該データ
メモリ４の出力を先にして、該データメモリ４と該デー
タメモリ３の出力が交互に選択される例を示している。
従って、該セレクタ３２の出力は図２の“ＴＳＷ１段目
ＳＥＬ出力”の、符号３２を付したデータの如くなる。

【００５２】そして、図２の場合には、該セレクタ３３
は該セレクタ３１と同様な動作とし、該セレクタ３４は
該セレクタ３２と同様な動作としているので、各々の出
力は図２の“ＴＳＷ１段目ＳＥＬ出力”の、符号３３及
び符号３４を付したデータの如くなる。

【００５３】１段目の時間スイッチの出力である、該セ
レクタ３１と該セレクタ３３の出力は該セレクタ３７及
び該セレクタ３８に供給されて、各々のセレクタにおい
て一方のデータが選択されて空間スイッチの出力とな
り、又、１段目の時間スイッチの出力である、該セレク
タ３２と該セレクタ３４の出力は該セレクタ３９及び該
セレクタ４０に供給されて、各々のセレクタにおいて一
方のデータが選択されて空間スイッチの出力となる。

【００５４】図２の場合、該セレクタ３７においては、
該セレクタ３１の出力を先にして、該セレクタ３１の出
力と該セレクタ３３の出力が交互に選択される例を示し
ている。従って、該セレクタ３７の出力は図２の“ＳＳ
Ｗ出力”の、符号３７を付してあるデータの如くなる。

【００５５】又、セレクタ３８においては、該セレクタ
３３の出力を先にして、該セレクタ３３の出力と該セレ
クタ３１の出力が交互に選択される例を示している。従
って、該セレクタ３８の出力は、図２の“ＳＳＷ出力”
の、符号３８を付してあるデータの如くなる。

【００５６】そして、図２の場合には、該セレクタ３９
は該セレクタ３７と同様な動作とし、該セレクタ４０は
該セレクタ３８と同様な動作としているので、各々の出
力は図２の“ＳＳＷ出力”の、符号３９及び符号４０を
付したデータの如くなる。

【００５７】該セレクタ３７の出力は２段目の時間スイ
ッチを構成するデータメモリ１９に供給されてタイムス
ロットの入れ換えを受ける。図２には、該データメモリ
１９においては、連続する奇数番目のタイムスロットと
偶数番目のタイムスロットを入れ換える例を示してい
る。従って、該データメモリ１９の出力（今は、該セレ
クタ４５では該データメモリ１９の出力を固定的に選択
させるものとしているので、これが２段目の時間スイッ
チの出力となる。）は、図２の“ＴＳＷ２段目出力”
の、符号＃１’を付したデータの如くなる。

【００５８】又、データメモリ２０においては、連続す
る奇数番目のタイムスロットと偶数番目のタイムスロッ
トを入れ換え、且つ、後方のタイムスロットの組合せを
フレームの前方に、前方のタイムスロットの組合せを後
方にというように、タイムスロットの組合せの順を逆転
するようにタイムスロットの入れ換えを行なう例を示し
ている。従って、該データメモリ２０の出力は図２の
“ＴＳＷ２段目出力”の、符号＃２’を付したデータの
如くなる。

【００５９】そして、図２の場合には、該データメモリ
２１は該データメモリ１９と同じ動作とし、該データメ
モリ２２は該データメモリ２０と同じ動作としているの
で、該データメモリ２１の出力は、該データメモリ１９
の出力と類似した、図２の“ＴＳＷ２段目出力”の、符
号＃３’を付したデータの如くなり、該データメモリ２
２の出力は、該データメモリ２０の出力と類似した、図
２の“ＴＳＷ２段目出力”の、符号＃４’を付したデー
タの如くなる。

【００６０】そして、今は該セレクタ４５乃至４８では
該データメモリ１９乃至２２の出力を固定的に選択する
ものとしているので、該データメモリ１９乃至２２の出
力は、各々、出ハイウェイ＃１’乃至＃４’に出力され
る。

【００６１】この場合には、入りハイウェイ上の全ての
データが欠落なく、且つ、重複がなく出ハイウェイに出
力するようになっているが、入りハイウェイの任意のデ
ータを出ハイウェイの複数のタイムスロットに出力する
ことも可能である。

【００６２】ここでは、例えばセレクタ３１とセレクタ
３３の動作を同じに設定し、セレクタ３２とセレクタ３
４の動作を同じに設定する例を説明したが、この設定は
図示していないアドレスコントロールメモリやセレクタ
制御部への設定によって決められるもので、上記に限定
されるものではない。

【００６３】図３は、図１の構成のクロスコネクト装置
の動作を説明する図（その２）で、図１の２段目の時間
スイッチを構成するセレクタ４５乃至４８において固定
的に１段目の時間スイッチを構成するセレクタ３１乃至
３４の出力を選択させる場合の動作を説明するものであ
る。

【００６４】そして、１段目の時間スイッチを構成する
データメモリ１乃至８におけるタイムスロット入れ換え
の設定とセレクタ３１乃至３４におけるデータ選択の設
定は図２の場合と同じものとしている。

【００６５】従って、図３の“ＴＳＷ１段目ＳＥＬ出
力”は図２と全く同じになる。図３の場合には、該セレ
クタ４５乃至４８は１段目の時間スイッチを構成するセ
レクタ３１乃至３４の出力を固定的に選択するのである
から、出ハイウェイ＃１’乃至＃４’に供給される２段
目の時間スイッチの出力である“ＴＳＷ２段目出力”は
上記“ＴＳＷ１段目ＳＥＬ出力”と同じになる。

【００６６】即ち、該セレクタ４５乃至４８の設定によ
って、図１の構成のクロスコネクト装置の動作を変える
ことができる。又、詳細な説明は省くが、該セレクタ４
５乃至４８において該セレクタ３１乃至３４の出力と該
データメモリ１９乃至２２の出力を任意に選択すること
も可能である。つまり、同じクロスコネクト装置に複数
の運用形態を持たせることができる。これは、物理的に
同一のネットワークによって論理的には異なるネットワ
ークを構成できることを意味する、即ち、ネットワーク
の運用形態自体に柔軟性を与えることができることを意
味する。

【００６７】そして、図２の設定の場合には、セレクタ
における遅延時間を無視すれば、１段目の時間スイッチ
を構成するデータメモリ１乃至８における１フレームの
処理遅延と２段目の時間スイッチを構成するデータメモ
リ１９乃至２２における１フレームの処理遅延を合算し
た２フレームの処理遅延が必要であったものが、図３の
設定の場合には１フレームの処理遅延に短縮される。

【００６８】通信ネットワークの中では、一般的に、多
数のクロスコネクト装置が挿入されるケースが多く、ネ
ットワーク全体での処理遅延時間が非常に大きくなって
しまうケースが多いが、クロスコネクト装置における時
間スイッチの段数を選択できることによって、ネットワ
ーク全体での処理遅延時間を短縮することが可能になっ
て、ネットワークの処理性能の向上をもたらすことがで
きる。

【００６９】さて、図１に示したクロスコネクト装置の
構成では、データメモリにアドレスを供給するアドレス
コントロールメモリやアドレスコントロールメモリを制
御するアドレスコントロールメモリ制御部、及びセレク
タに選択信号を供給するセレクタ制御部を省略している
上、２面あるデータメモリも省略して図示している。こ
れらは本発明に特有のことではないが、クロスコネクト
装置の動作を正確に把握することは重要であるので、以
下に１段目の時間スイッチを例に省略が少ない構成を示
し、その動作を説明する。尚、空間スイッチの構成や２
段目の時間スイッチの構成は下記説明から容易に想到し
うるので説明を省略する。

【００７０】図４は、１段目の時間スイッチの基本構成
で、図１のデータメモリ１及びデータメモリ２、セレク
タ３１に関係する部分を図示したものである。図４にお
いて、１−１及び１−２は図１のデータメモリ１を構成
する２面のメモリ（通常、一方を＃０面のメモリ、もう
一方を＃１面のメモリと呼ぶ。）、２−１及び２−２は
図１のデータメモリ２を構成する２面のメモリ（通常、
一方を＃０面のメモリ、もう一方を＃１面のメモリと呼
ぶ。）、３１はデータメモリ１及びデータメモリ２の出
力の一方を選択するセレクタ、５１−１及び５１−２は
データメモリにアドレスを供給するアドレスコントロー
ルメモリを構成する２面のメモリ（通常、一方を＃０面
のメモリ、もう一方を＃１面のメモリと呼ぶ。図ではＡ
ＣＭと標記している。）、５２は該アドレスコントロー
ルメモリを制御するアドレスコントロールメモリ制御部
（図ではＡＣＭ制御部と標記している。）、５３は該セ
レクタ３１に選択信号を供給するセレクタ制御部（図で
はＳＥＬ制御部と標記している。）である。

【００７１】大まかな動作を説明すると、例えばデータ
メモリ１の＃０面にデータを書き込んでいる間に、デー
タメモリ１の＃１面からは既に書き込みが終了したデー
タを読み出し、＃０面に全てデータを書き込み、＃１面
から全てデータを読み出したら＃０面からデータの読み
出しを開始し、＃１面にデータを書き込むという動作を
繰り返す。これはデータメモリ２についても同様であ
る。

【００７２】この場合、通常は、書き込みアドレスはフ
レームのタイムスロット番号と同じにしてタイムスロッ
ト順に書き込み、読み出しアドレスは読み出し順に任意
に設定する。

【００７３】図５は、図４の構成のデータメモリ制御タ
イムチャートである。ここでは１フレームが６タイムス
ロットである例を示しているので、１フレーム中のマス
タークロック（図ではＭＣＫと標記している。）は６周
期であり、フレームの先頭を示すフレームパルス（図で
はＦＰと標記している。）はマスタークロックの６周期
に１パルスである。尚、マスタークロックが６周期とい
うことは、入力されるデータが並列データであることを
意味している。

【００７４】入りハイウェイ＃１のデータは、各フレー
ム共ＴＳ１からＴＳ６までタイムスロット順に入力され
る。図では入りハイウェイ＃１から入力されるデータが
フレーム１からフレーム３まで示されている。

【００７５】今、＃０面のデータメモリのライトイネー
ブル信号（図ではＷＥ＃０と標記している。）がフレー
ム毎に“０”、“１”、“０”の如く設定され、＃１面
のデータメモリのライトイネーブル信号（図ではＷＥ＃
１と標記している。）がフレーム毎に“１”、“０”、
“１”の如く設定されているものとし、“１”がライト
イネーブルの期間であるものとすれば、入りハイウェイ
のフレーム１のデータが＃１面のデータメモリに書き込
まれ、入りハイウェイのフレーム２のデータが＃０面の
データメモリに書き込まれ、入りハイウェイのフレーム
３のデータが＃１面のデータメモリに書き込まれること
になる。

【００７６】ライトアドレス（図ではＷＲ ＡＤＤと標
記している。）はタイムスロット順に与えられるので、
各々のフレームにおいて０１ｈから０６ｈ（ｈはヘキサ
表現を意味する。）まで昇順で与えられる。

【００７７】さて、＃０面のデータメモリのライトイネ
ーブル信号がフレーム毎に“０”、“１”、“０”の如
く設定され、＃１面のデータメモリのライトイネーブル
信号がフレーム毎に“１”、“０”、“１”の如く設定
されているので、各々の面のメモリで書き込みと読み出
しを交互に行なうことから、＃０面のデータメモリのリ
ードイネーブル信号（図ではＲＥ＃０と標記してい
る。）がフレーム毎に“１”、“０”、“１”の如く設
定され、＃１面のデータメモリのリードイネーブル信号
（図ではＲＥ＃１と標記している。）がフレーム毎に
“０”、“１”、“０”の如く設定され、“１”の期間
がリードイネーブル期間となる。

【００７８】従って、入りハイウェイのフレーム１の期
間は＃０面のメモリが読み出しモード（図では＃０面Ｒ
Ｄモードと標記している。）、入りハイウェイのフレー
ム２の期間は＃１面のメモリが読み出しモード（図では
＃１面ＲＤモードと標記している。）、入りハイウェイ
のフレーム３の期間は＃０面のメモリが読み出しモード
になっている。

【００７９】ここで与えられる読み出しアドレスはタイ
ムスロットの入れ換えを考慮した読み出し順である。こ
こでは、入りハイウェイのタイムスロットの順番を逆転
させるように、読み出しアドレス（図ではＲＤ ＡＤＤ
と標記している。）は０６ｈから０１ｈへ降順で与えら
れる。

【００８０】従って、データメモリの出力では各フレー
ム共ＴＳ６からＴＳ１まで降順で読み出される。ただ、
入りハイウェイのフレーム１の期間に読み出されるデー
タは一つ前のフレーム期間に＃０面に書き込まれたデー
タであるので、データメモリの出力（図ではＤＭ出力と
標記している。）は入りハイウェイより１フレーム遅延
している。従って、図５に示されているデータメモリの
出力は入りハイウェイではフレーム０からフレーム２の
データに対応する。

【００８１】図６は、図４の構成のセレクタ制御タイム
チャートである。ここでは、図４のデータメモリ１とデ
ータメモリ２において、共にタイムスロットを降順にし
て図４のセレクタ３１に供給するものとして図示してい
る。

【００８２】ここで、セレクタ３１に供給される選択信
号であるセレクタ制御部の出力信号が１タイムスロット
毎に“０”と“１”を交互に繰り返すものとすれば、タ
イムスロット番号が奇数の時にはデータメモリ１の出力
データが選択され、タイムスロット番号が０と偶数の時
にはデータメモリ２の出力データが選択される。

【００８３】従って、セレクタ出力（図ではＳＥＬ出力
と標記している。）は入りハイウェイ＃１のタイムスロ
ット６のデータ（図ではＴＳ６＃１と標記している。以
下も同様に標記する。）、入りハイウェイ＃２のタイム
スロット５のデータ、入りハイウェイ＃１のタイムスロ
ット４のデータ、・・・の如くなる。

【００８４】さて、図１は入りハイウェイが２本ずつ２
群である場合の構成例であるが、入りハイウェイの収容
形態はこれには限らない。そこで、本発明のクロスコネ
クト装置の一般形を示すことにするが、入りハイウェイ
ｐ本ずつをｑ群（ｐ及びｑは２以上の正の整数）収容す
る場合を図示するのは困難であるし、図に省略が入ると
理解しにくいので、具体的な構成を更に２つ示して一般
形を類推できるようにする。

【００８５】図７は、本発明のクロスコネクト装置の原
理的構成（その２）で、図１の構成と同様な構成で、入
りハイウェイが２本ずつ３群収容される場合を示す。図
７において、１乃至１２はデータメモリ、３１乃至３６
はセレクタで、上記の構成要素で１段目の時間スイッチ
を構成する。尚、データメモリ１乃至４及びセレクタ３
１、３２で構成される部分を１段目の時間スイッチの第
一群、データメモリ５乃至８及びセレクタ３３、３４で
構成される部分を１段目の時間スイッチの第二群、デー
タメモリ９乃至１２及びセレクタ３５、３６で構成され
る部分を１段目の時間スイッチの第三群と呼ぶことにす
る。

【００８６】５７乃至６２はセレクタで、これらで空間
スイッチを構成する。尚、セレクタ５７乃至５９で構成
される部分を空間スイッチの第一群、セレクタ６０乃至
６２で構成される部分を空間スイッチの第二群と呼ぶこ
とにする。

【００８７】１９乃至２４はデータメモリ、４５乃至５
０はセレクタで、上記の構成要素によって２段目の時間
スイッチを構成する。尚、データメモリ１９、２０及び
セレクタ４５、４６で構成される部分を２段目の時間ス
イッチの第一群、データメモリ２１、２２及びセレクタ
４７、４８で構成される部分を２段目の時間スイッチの
第二群、データメモリ２３、２４及びセレクタ４９、５
０で構成される部分を２段目の時間スイッチの第三群と
呼ぶことにする。

【００８８】図７では、１段目の時間スイッチの各群に
は２つの入りハイウェイが収容され、２つずつで１組に
なっている２組のデータメモリでタイムスロットの入れ
換えが行なわれ、各々のデータメモリの組の出力は２つ
の２：１セレクタで選択される。従って、１段目の時間
スイッチの各群の出力は入りハイウェイと同じ２本とな
る。これが３群あるから、１段目の時間スイッチの出力
は入りハイウェイと同じ６本となる。

【００８９】１段目の時間スイッチの各群の出力の一方
は空間スイッチの第一群に導かれ、１段目時間スイッチ
の各群の出力のもう一方は空間スイッチの第二群に導か
れ、空間スイッチの各々の群で３：１セレクタ３個によ
って選択されて出力されるので、空間スイッチの出力も
入りハイウェイと同じ６本のハイウェイとなる。

【００９０】空間スイッチの第一群の出力は２段目の時
間スイッチの第一群から第三群のデータメモリに重複且
つ欠落なく分配され、空間スイッチの第二群の出力もま
た２段目の時間スイッチの第一群から第三群のデータメ
モリに重複且つ欠落なく分配される。そして、各々のデ
ータメモリの出力は各群を構成する２：１セレクタの一
方の入力端子に供給される。一方、該２：１セレクタの
もう一方の入力端子には１段目の時間スイッチを構成す
る各群の出力が重複且つ欠落なく供給されて、各２：１
セレクタによって一方のデータを選択されて各々の出ハ
イウェイに供給される。

【００９１】図８は、本発明のクロスコネクト装置の原
理的構成（その３）で、図１の構成と同様な構成で、入
りハイウェイが３本ずつ２群収容される場合を示す。図
８において、１乃至１８はデータメモリ、５１乃至５６
はセレクタで、上記の構成要素によって１段目の時間ス
イッチを構成する。尚、データメモリ１乃至９及びセレ
クタ５１乃至５３で構成される部分を１段目の時間スイ
ッチの第一群、データメモリ１０乃至１８及びセレクタ
５４乃至５６で構成される部分を１段目の時間スイッチ
の第二群と呼ぶことにする。

【００９２】３７乃至４２はセレクタで、これらによっ
て空間スイッチを構成する。尚、セレクタ３７、３８で
構成される部分を空間スイッチの第一群、セレクタ３
９、４０で構成される部分を空間スイッチの第二群、セ
レクタ４１、４２で構成される部分を空間スイッチの第
三群と呼ぶことにする。

【００９３】１９乃至２４はデータメモリ、４５乃至５
０はセレクタで、上記構成要素によって２段目の時間ス
イッチを構成する。尚、データメモリ１９乃至２１及び
セレクタ４５乃至４７によって構成される部分を２段目
の時間スイッチの第一群、データメモリ２２乃至２４及
びセレクタ４８乃至５０によって構成される部分を２段
目の時間スイッチの第二群と呼ぶことにする。

【００９４】図８では、１段目の時間スイッチの各群に
は３つの入りハイウェイが収容され、３つずつで１組に
なっている３組のデータメモリでタイムスロットの入れ
換えが行なわれ、各々のデータメモリの組の出力は３つ
の３：１セレクタで選択される。従って、１段目の時間
スイッチの各群の出力は入りハイウェイと同じ３本とな
る。これが２群あるから、１段目の時間スイッチの出力
は入りハイウェイと同じ６本となる。

【００９５】１段目の時間スイッチの各群の出力は重複
且つ欠落なく空間スイッチの各群に導かれ、空間スイッ
チの各々の群で２：１セレクタ２個によって選択されて
出力されるので、空間スイッチの出力も入りハイウェイ
と同じ６本のハイウェイとなる。

【００９６】空間スイッチの第一群の出力は２段目の時
間スイッチの第一群及び第二群のデータメモリに重複且
つ欠落なく分配され、空間スイッチの第二群の出力もま
た２段目の時間スイッチの第一群及び第二群のデータメ
モリにに重複且つ欠落なく分配される。そして、各々の
データメモリの出力は各群を構成する２：１セレクタの
一方の入力端子に供給される。一方、該２：１セレクタ
のもう一方の入力端子には１段目の時間スイッチを構成
する各群の出力が重複且つ欠落なく供給されて、各２：
１セレクタによって一方のデータを選択されて各々の出
ハイウェイに供給される。

【００９７】こういう見方をすると、図１の構成も含め
て、ｐ本の入りハイウェイがｑ群収容される場合、１段
目の時間スイッチは、ｐ個のデータメモリの組がｐ組と
該ｐ組のデータメモリの出力を選択するｐ個のｐ：１セ
レクタによって構成されるｑ個の群によって構成される
ことが判る。

【００９８】又、空間スイッチは、ｑ：１セレクタｑ個
で構成されるｐ個の群によって構成される。更に、２段
目の時間スイッチは、データメモリと２：１セレクタの
一方の入力端子を接続したものｐ個で構成されるｑ個の
群で構成される。

【００９９】そして、１段目の時間スイッチの各群のｐ
本の出力を空間スイッチのｐ個の群に重複且つ欠落なく
供給し、空間スイッチを構成するｐ個の群の群当たりｑ
本の出力を２段目の時間スイッチを構成するｑ個の群の
群当たりｐ個のデータメモリに重複且つ欠落なく分配
し、各データメモリの出力を２：１セレクタの一方の入
力端子に供給し、１段目の時間スイッチの各群のｐ本の
出力を２段目の時間スイッチを構成する各群のｐ個の
２：１セレクタのもう一方の入力端子に供給すればよ
い。

【０１００】ここで、上記の構成は唯一無二のものでは
なく、時間スイッチ内のデータメモリとセレクタの接
続、時間スイッチと空間スイッチの接続及び空間スイッ
チと時間スイッチの接続は他にもある。一つの例とし
て、図１の構成において、１段目の時間スイッチを構成
するセレクタ３１及び３２の出力を空間スイッチを構成
するセレクタ３７及び３８に供給し、該セレクタ３７の
出力を２段目の時間スイッチを構成するデータメモリ１
９に供給し、該セレクタ３８の出力を２段目の時間スイ
ッチを構成するデータメモリ２０に供給することも可能
である。

【０１０１】しかし、このような接続にすると先の説明
のような接続に比較してハイウェイ間のデータの入れ替
えに制約が生ずることは明らかである。従って、先の接
続は好ましい接続例であるといえる。ただ、いずれにし
ても、時間スイッチ内の接続、時間スイッチと空間スイ
ッチ間の接続は重複且つ欠落がないように行なう必要が
ある。

【０１０２】図９は、本発明のクロスコネクト装置の原
理的構成（その４）で、１段目の時間スイッチにはセレ
クタを設けない場合の構成である。そして、入りハイウ
ェイ２本を２群収容する例を示している。

【０１０３】図９において、１乃至４はデータメモリ
で、これらによって１段目の時間スイッチを構成する。
３７乃至４４はセレクタで、これらによって空間スイッ
チを構成する。尚、図９の空間スイッチは４：１セレク
タ４個と等価である。

【０１０４】１９乃至２２はデータメモリ、４５乃至４
８はセレクタで、上記の構成要素によって２段目の時間
スイッチを構成する。図９の構成について説明すると次
の通りである。

【０１０５】入りハイウェイ２×２＝４本のデータは各
々のデータメモリに供給されてタイムスロットの入れ換
えを受ける。 １段目の時間スイッチを構成する４個のデータメモリ出
力は、図９の空間スイッチと等価な空間スイッチの４：
１セレクタ４個に重複且つ欠落なく供給されて、ハイウ
ェイの入れ換えを受ける。

【０１０６】等価な空間スイッチの４：１セレクタ４個
出力は２段目の時間スイッチを構成するデータメモリ４
個に重複且つ欠落なく供給供給されてタイムスロットの
入れ換えを受けた後に２段目の時間スイッチを構成する
４個のセレクタの一方の入力端子に重複且つ欠落なく供
給される。一方、１段目の時間スイッチの４本の出力が
２段目の時間スイッチを構成する４個のセレクタのもう
一方の入力端子に供給されて、該４個のセレクタの出力
が４本の出ハイウェイに供給される。

【０１０７】ここで、該セレクタ４５乃至４８において
該データメモリ１９乃至２２の出力を固定的に選択させ
れば、図９のクロスコネクト装置は時間スイッチ−空間
スイッチ−時間スイッチの構成になり、該セレクタ４５
乃至４８において該データメモリ１乃至４の出力を固定
的に選択させれば、図９のクロスコネクト装置は時間ス
イッチ１段の構成になり、該セレクタ４５乃至４８にお
いて該データメモリ１９乃至２２の出力と該データメモ
リ１乃至４の出力を任意に選択させれば、図９のクロス
コネクト装置は上記のハイブリット型の構成になる。

【０１０８】即ち、図９の構成のクロスコネクト装置も
複数の運用形態に対応することが可能であり、時間スイ
ッチ１段の構成の時には処理遅延時間を短縮することが
可能である。

【０１０９】そして、図９のクロスコネクト装置の２段
目の時間スイッチにおいて該データメモリ１９乃至２２
の出力を固定的に選択させる場合の動作は、図１の構成
を時間スイッチ−空間スイッチ−時間スイッチの構成に
する場合の動作と同じ動作を実現できる。尚、図９のク
ロスコネクト装置の２段目の時間スイッチにおいて該デ
ータメモリ１乃至４の出力を固定的に選択させる場合の
動作は、図１の構成を時間スイッチ１段の構成にする場
合の動作とは必ずしも同一にはならない。

【０１１０】図１０は、本発明のクロスコネクト装置の
原理的構成（その５）で、図９と同様に１段目の時間ス
イッチにはセレクタを設けない場合の構成である。そし
て、入りハイウェイ２本を３群収容する例を示してい
る。

【０１１１】図１０において、１乃至６はデータメモリ
で、これらによって１段目の時間スイッチを構成する。
３７乃至４２はセレクタ、５７乃至６２もセレクタで、
上記の構成要素によって空間スイッチを構成する。尚、
図１０の空間スイッチは６：１セレクタ６個と等価であ
る。

【０１１２】１９乃至２４はデータメモリ、４５乃至５
０はセレクタで、上記の構成要素によって２段目の時間
スイッチを構成する。図１０の構成について説明すると
次の通りである。

【０１１３】入りハイウェイ２×３＝６本のデータは１
段目の時間スイッチを構成する６個のデータメモリに供
給されてタイムスロットの入れ換えを受ける。 １段目の時間スイッチを構成する６個のデータメモリ出
力は、図１０の空間スイッチと等価な空間スイッチの
６：１セレクタ６個に重複且つ欠落なく供給されて、ハ
イウェイの入れ換えを受ける。

【０１１４】図１０の空間スイッチと等価な空間スイッ
チの６：１セレクタ６個の出力は２段目の時間スイッチ
を構成するデータメモリ６個に重複且つ欠落なく供給供
給されてタイムスロットの入れ換えを受けた後に２段目
の時間スイッチを構成する６個のセレクタの一方の入力
端子に重複且つ欠落なく供給される。一方、１段目の時
間スイッチの６本の出力が２段目の時間スイッチを構成
する６個のセレクタのもう一方の入力端子に供給され
て、該６個のセレクタの出力が６本の出ハイウェイに供
給される。 ここで、該セレクタ４５乃至５０において
該データメモリ１９乃至２４の出力を固定的に選択させ
れば、図１０のクロスコネクト装置は時間スイッチ−空
間スイッチ−時間スイッチの構成になり、該セレクタ４
５乃至５０において該データメモリ１乃至６の出力を固
定的に選択させれば、図１０のクロスコネクト装置は時
間スイッチ１段の構成になり、該セレクタ４５乃至５０
において該データメモリ１９乃至２４の出力と該データ
メモリ１乃至６の出力を任意に選択させれば、図１０の
クロスコネクト装置は上記のハイブリット型の構成にな
る。

【０１１５】即ち、図１０の構成のクロスコネクト装置
も複数の運用形態に対応することが可能であり、時間ス
イッチ１段の構成の時には処理遅延時間を短縮すること
が可能である。

【０１１６】そして、図１０のクロスコネクト装置の２
段目の時間スイッチにおいて該データメモリ１９乃至２
４の出力を固定的に選択させる場合の動作は、図７の構
成を時間スイッチ−空間スイッチ−時間スイッチの構成
にする場合の動作と同じ動作を実現できる。尚、図１０
のクロスコネクト装置の２段目の時間スイッチにおいて
該データメモリ１乃至６の出力を固定的に選択させる場
合の動作は、図７の構成を時間スイッチ１段の構成にす
る場合の動作とは必ずしも同一にはならない。

【０１１７】図１１は、本発明のクロスコネクト装置の
原理的構成（その６）で、図１０と同様に１段目の時間
スイッチにはセレクタを設けない場合の構成である。そ
して、入りハイウェイ３本を２群収容する例を示してい
る。

【０１１８】図１１において、１乃至６はデータメモリ
で、これらによって１段目の時間スイッチを構成する。
３７乃至４２はセレクタ、５７乃至６２もセレクタで、
上記の構成要素によって空間スイッチを構成する。尚、
図１１の空間スイッチは６：１セレクタ６個と等価であ
る。

【０１１９】１９乃至２４はデータメモリ、４５乃至５
０はセレクタで、上記の構成要素によって２段目の時間
スイッチを構成する。図１１の構成について説明すると
次の通りである。

【０１２０】入りハイウェイ３×２＝６本のデータは１
段目の時間スイッチを構成する６個のデータメモリに供
給されてタイムスロットの入れ換えを受ける。 １段目の時間スイッチを構成する６個のデータメモリ出
力は、図１１の空間スイッチと等価な空間スイッチの
６：１セレクタ６個に重複且つ欠落なく供給されて、ハ
イウェイの入れ換えを受ける。

【０１２１】図１１の空間スイッチと等価な空間スイッ
チの６：１セレクタ６個の出力は２段目の時間スイッチ
を構成するデータメモリ６個に重複且つ欠落なく供給さ
れてタイムスロットの入れ換えを受けた後に２段目の時
間スイッチを構成する６個のセレクタの一方の入力端子
に重複且つ欠落なく供給される。一方、１段目の時間ス
イッチの６本の出力が２段目の時間スイッチを構成する
６個のセレクタのもう一方の入力端子に供給されて、該
６個のセレクタの出力が６本の出ハイウェイに供給され
る。 ここで、該セレクタ４５乃至５０において該デー
タメモリ１９乃至２４の出力を固定的に選択させれば、
図１１のクロスコネクト装置は時間スイッチ−空間スイ
ッチ−時間スイッチの構成になり、該セレクタ４５乃至
５０において該データメモリ１乃至６の出力を固定的に
選択させれば、図１１のクロスコネクト装置は時間スイ
ッチ１段の構成になり、該セレクタ４５乃至５０におい
て該データメモリ１９乃至２４の出力と該データメモリ
１乃至６の出力を任意に選択させれば、図１１のクロス
コネクト装置は上記のハイブリット型の構成になる。

【０１２２】即ち、図１１の構成のクロスコネクト装置
も複数の運用形態に対応することが可能であり、時間ス
イッチ１段の構成の時には処理遅延時間を短縮すること
が可能である。

【０１２３】そして、図１１のクロスコネクト装置の２
段目の時間スイッチにおいて該データメモリ１９乃至２
４の出力を固定的に選択させる場合の動作は、図８の構
成を時間スイッチ−空間スイッチ−時間スイッチの構成
にする場合の動作と同じ動作を実現できる。尚、図１１
のクロスコネクト装置の２段目の時間スイッチにおいて
該データメモリ１乃至６の出力を固定的に選択させる場
合の動作は、図８の構成を時間スイッチ１段の構成にす
る場合の動作とは必ずしも同一にはならない。

【０１２４】以上、図９乃至図１１で３つのクロスコネ
クト装置の形態を説明したのは、この形態での一般的な
構成を導くためである。以下に、ｐ本の入りハイウェイ
がｑ群収容される場合のクロスコネクト装置の一般形を
説明する。

【０１２５】この場合、１段目の時間スイッチはｐ×ｑ
個のデータメモリで構成され、空間スイッチは等価的に
ｐ×ｑ個の（ｐ×ｑ）：１のセレクタで構成され、２段
目の時間スイッチはｐ×ｑ個のデータメモリと該ｐ×ｑ
個のデータメモリの出力を一方の入力端子に受けるｐ×
ｑ個のセレクタで構成される。

【０１２６】そして、１段目の時間スイッチのｐ×ｑ本
の出力は等価的な空間スイッチのｐ×ｑ個の（ｐ×
ｑ）：１のセレクタに重複且つ欠落なく供給し、該等価
的な空間スイッチのｐ×ｑ個の（ｐ×ｑ）：１のセレク
タの出力を２段目の時間スイッチを構成するｐ×ｑ個の
データメモリに重複且つ欠落なく供給し、１段目の時間
スイッチのｐ×ｑ本の出力を２段目の時間スイッチを構
成するｐ×ｑ個のセレクタのもう一方の入力端子に重複
且つ欠落なく供給すればよい。

【０１２７】

【発明の効果】以上詳述した如く、本発明により、複数
の運用形態を実現することができるクロスコネクト装置
を提供され、特に、時間スイッチ１段の構成にすること
によってクロスコネクト装置における処理遅延時間を短
縮することができる。

【０１２８】又、本発明のクロスコネクト装置は入り側
で多重化を行なわない構成であるため、入りハイウェイ
の伝送速度が高くなるか、入りハイウェイの本数が増加
して大容量化しても、クロスコネクト装置内での処理速
度を抑圧できるという効果がある。

【図面の簡単な説明】

【図１】 本発明のクロスコネクト装置の原理的構成
（その１）。

【図２】 図１の構成のクロスコネクト装置の動作を説
明する図（その１）。

【図３】 図１の構成のクロスコネクト装置の動作を説
明する図（その２）。

【図４】 １段目の時間スイッチの基本構成。

【図５】 図４の構成のデータメモリ制御タイムチャー
ト。

【図６】 図４の構成のセレクタ制御タイムチャート。

【図７】 本発明のクロスコネクト装置の原理的構成
（その２）。

【図８】 本発明のクロスコネクト装置の原理的構成
（その３）。

【図９】 本発明のクロスコネクト装置の原理的構成
（その４）。

【図１０】 本発明のクロスコネクト装置の原理的構成
（その５）。

【図１１】 本発明のクロスコネクト装置の原理的構成
（その６）。

【図１２】 従来のクロスコネクト装置の原理的構成。

【図１３】 従来のクロスコネクト装置の動作を説明す
る図。

【符号の説明】

１〜１８ データメモリ １−１ ＃０面のメモリ １−２ ＃１面のメモリ １９〜２４ データメモリ ３１〜３６ セレクタ ３７〜４２ セレクタ ４５〜５０ セレクタ ５１−１ アドレスコントロールメモリ（ＡＣＭ） ５１−２ アドレスコントロールメモリ（ＡＣＭ） ５２ アドレスコントロールメモリ制御部（ＡＣＭ制御
部） ５３ セレクタ制御部 ５７〜６２ セレクタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 明 福岡県福岡市博多区博多駅前三丁目22番８ 号 富士通九州ディジタル・テクノロジ株 式会社内 (72)発明者 白井 正博 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 森本 滋 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5K069 AA15 DB12 DB14 DB56 EA07 EA19

Claims (3)

【特許請求の範囲】
1. 【請求項１】 １段目の時間スイッチ−空間スイッチ−
   ２段目の時間スイッチの構成を有するクロスコネクト装
   置において、 該２段目の時間スイッチを構成するデータメモリの後段
   にセレクタを配置し、 該セレクタの一方の入力端子に該２段目の時間スイッチ
   を構成するデータメモリの出力を重複且つ欠落なく供給
   し、 該セレクタのもう一方の入力端子に該１段目の時間スイ
   ッチの出力を重複かつ欠落なく供給する構成を備えるこ
   とを特徴とするクロスコネクト装置。
2. 【請求項２】 請求項１記載のクロスコネクト装置であ
   って、 前記１段目の時間スイッチのスイッチングはデータメモ
   リのみで行なわれることを特徴とするクロスコネクト装
   置。
3. 【請求項３】 請求項１記載のクロスコネクト装置であ
   って、 前記１段目の時間スイッチのスイッチングはデータメモ
   リ及びセレクタで行なわれることを特徴とするクロスコ
   ネクト装置。