JPH069397B2 - 時間スイッチ - Google Patents
時間スイッチInfo
- Publication number
- JPH069397B2 JPH069397B2 JP18351087A JP18351087A JPH069397B2 JP H069397 B2 JPH069397 B2 JP H069397B2 JP 18351087 A JP18351087 A JP 18351087A JP 18351087 A JP18351087 A JP 18351087A JP H069397 B2 JPH069397 B2 JP H069397B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- highway
- memory
- highways
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000004044 response Effects 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は広帯域時分割交換機に用いられる時間スイッチ
に関するものである。
に関するものである。
従来、ハイウェイ上の通話信号の位相変換を行う時間ス
イッチとしては秋山、五嶋、島崎著「ディジタル電話交
換」（産業図書）25ページ〜28ページ記載のものが知ら
れている。第２図は従来技術による時間スイッチの構成
を示すブロック図である。この時間スイッチは、カウン
タ201と、信号入力が入力ハイウェイ208に、制御入力が
カウンタ201の出力に接続されたデマルチプレクサ202
と、第１〜第４の入力がデマルチプレクサ202の第１〜
第４の出力に接続された通話路メモリセルアレイ206
と、第１〜第４の信号入力が通話路メモリセルアレイ20
6の第１〜第４の出力に接続され、出力が出力ハイウェ
イ209に接続されたマルチプレクサ204と、信号入力が制
御情報端子210に、制御入力がアドレス端子211に接続さ
れたデマルチプレクサ203と、第１〜第４の入力がデマ
ルチプレクサ203の第１〜第４の出力に接続された制御
メモリセルアレイ207と、第１〜第４の信号入力が制御
メモリセルアレイ207の第１〜第４の出力に、制御入力
がカウンタ201の出力に接続され、出力がマルチプレク
サ204の制御入力に接続されたマルチプレクサ205からな
る。
イッチとしては秋山、五嶋、島崎著「ディジタル電話交
換」（産業図書）25ページ〜28ページ記載のものが知ら
れている。第２図は従来技術による時間スイッチの構成
を示すブロック図である。この時間スイッチは、カウン
タ201と、信号入力が入力ハイウェイ208に、制御入力が
カウンタ201の出力に接続されたデマルチプレクサ202
と、第１〜第４の入力がデマルチプレクサ202の第１〜
第４の出力に接続された通話路メモリセルアレイ206
と、第１〜第４の信号入力が通話路メモリセルアレイ20
6の第１〜第４の出力に接続され、出力が出力ハイウェ
イ209に接続されたマルチプレクサ204と、信号入力が制
御情報端子210に、制御入力がアドレス端子211に接続さ
れたデマルチプレクサ203と、第１〜第４の入力がデマ
ルチプレクサ203の第１〜第４の出力に接続された制御
メモリセルアレイ207と、第１〜第４の信号入力が制御
メモリセルアレイ207の第１〜第４の出力に、制御入力
がカウンタ201の出力に接続され、出力がマルチプレク
サ204の制御入力に接続されたマルチプレクサ205からな
る。
第２図において、入力ハイウェイ208上のタイムスロッ
ト０に多重化された通話信号Ａを出力ハイウェイ209上
のタイムスロット２に出力する場合について説明する。
まず、デマルチプレクサ202は入力ハイウェイ208上のタ
イムスロット０に多重化された通話信号Ａをカウンタ20
1の出力により通話路メモリセルアレイ206のアドレス＃
０に書き込む。一方、デマルチプレクサ203は、図示し
ていない制御系が制御情報端子210に“０”を、アドレ
ス端子211に“２”を出力することにより、制御メモリ
セルアレイ207のアドレス＃２に“０”を書き込む。こ
こで、カウンタ201の出力が２、すなわち出力ハイウェ
イ209上のタイムスロット番号が２のとき、マルチプレ
クサ205は制御メモリセルアレイ207のアドレス＃２に書
き込まれた“０”を出力する。さらに、マルチプレクサ
204は、マルチプレクサ205の出力“０”により通話路メ
モリセルアレイ206のアドレス＃０に書き込まれた通話
信号Ａをハイウェイ209に出力する。
ト０に多重化された通話信号Ａを出力ハイウェイ209上
のタイムスロット２に出力する場合について説明する。
まず、デマルチプレクサ202は入力ハイウェイ208上のタ
イムスロット０に多重化された通話信号Ａをカウンタ20
1の出力により通話路メモリセルアレイ206のアドレス＃
０に書き込む。一方、デマルチプレクサ203は、図示し
ていない制御系が制御情報端子210に“０”を、アドレ
ス端子211に“２”を出力することにより、制御メモリ
セルアレイ207のアドレス＃２に“０”を書き込む。こ
こで、カウンタ201の出力が２、すなわち出力ハイウェ
イ209上のタイムスロット番号が２のとき、マルチプレ
クサ205は制御メモリセルアレイ207のアドレス＃２に書
き込まれた“０”を出力する。さらに、マルチプレクサ
204は、マルチプレクサ205の出力“０”により通話路メ
モリセルアレイ206のアドレス＃０に書き込まれた通話
信号Ａをハイウェイ209に出力する。
第２図に示す従来技術による時間スイッチにおいては、
収容回線数を増加しようとすると、入出力ハイウェイ20
8,209の多重度を上げ、通話路メモリセルアレイ206、制
御メモリセルアレイ207の容量を増大し、かつ動作速度
を上げなければならない。例えば、信号速度が140Mbps
といった広帯域信号を扱う場合には、通話信号を高々16
多重しただけでメモリは2.24Gbpsの速度で通話信号の読
み書きをしなければならない。しかし、このような高速
で動作するメモリを実現するのは困難であり、大容量の
時間スイッチを構成できないという問題点を有してい
た。
収容回線数を増加しようとすると、入出力ハイウェイ20
8,209の多重度を上げ、通話路メモリセルアレイ206、制
御メモリセルアレイ207の容量を増大し、かつ動作速度
を上げなければならない。例えば、信号速度が140Mbps
といった広帯域信号を扱う場合には、通話信号を高々16
多重しただけでメモリは2.24Gbpsの速度で通話信号の読
み書きをしなければならない。しかし、このような高速
で動作するメモリを実現するのは困難であり、大容量の
時間スイッチを構成できないという問題点を有してい
た。
本発明の目的は、このような問題点を解決した時間スイ
ッチを提供することにある。
ッチを提供することにある。
第１の発明の時間スイッチは、複数の入力ハイウェイ
と、複数の出力ハイウェイと、前記入力ハイウェイにそ
れぞれ割り当てられた複数の領域からなるメモリを有
し、それぞれ第１の制御信号に応じて前記入力ハイウェ
イ上の通話信号を前記メモリの前記入力ハイウェイに割
り当てられた領域に書き込む複数の手段と、それぞれ第
２の制御信号に応じて前記通話信号を前記メモリの全領
域の所望のアドレスから前記出力ハイウェイに読み出す
複数の手段を有することを特徴としている。
と、複数の出力ハイウェイと、前記入力ハイウェイにそ
れぞれ割り当てられた複数の領域からなるメモリを有
し、それぞれ第１の制御信号に応じて前記入力ハイウェ
イ上の通話信号を前記メモリの前記入力ハイウェイに割
り当てられた領域に書き込む複数の手段と、それぞれ第
２の制御信号に応じて前記通話信号を前記メモリの全領
域の所望のアドレスから前記出力ハイウェイに読み出す
複数の手段を有することを特徴としている。
第２の発明の時間スイッチは、複数の入力ハイウェイ
と、複数の出力ハイウェイと、前記出力ハイウェイにそ
れぞれ割り当てられた複数の領域からなるメモリを有
し、それぞれ第１の制御信号に応じて前記入力ハイウェ
イ上の通話信号を前記メモリの全領域の所望のアドレス
に書き込む複数の手段と、それぞれ第２の制御信号に応
じて前記通話信号を前記メモリの前記出力ハイウェイに
割り当てられた領域から前記出力ハイウェイに読み出す
複数の手段を有することを特徴としている。
と、複数の出力ハイウェイと、前記出力ハイウェイにそ
れぞれ割り当てられた複数の領域からなるメモリを有
し、それぞれ第１の制御信号に応じて前記入力ハイウェ
イ上の通話信号を前記メモリの全領域の所望のアドレス
に書き込む複数の手段と、それぞれ第２の制御信号に応
じて前記通話信号を前記メモリの前記出力ハイウェイに
割り当てられた領域から前記出力ハイウェイに読み出す
複数の手段を有することを特徴としている。
本発明による時間スイッチにおいては、複数の入力、出
力ハイウェイを有し、入力ハイウェイ上の通話信号をメ
モリの前記入力ハイウェイに割り当てられた領域に書き
込む複数の手段を持つことにより、各ハイウェイ上の通
話信号を異なるメモリセルへ同時に書き込み、また、メ
モリの全領域の所望のアドレスから前記出力ハイウェイ
に読みだす複数の手段を有することにより、複数のメモ
リセルから同時に複数の出力ハイウェイに通話信号を出
力する。これによりメモリの動作速度を上げることなく
入出力ハイウェイの数に応じて時間スイッチの収容回線
数を増大させることができる。また、メモリが複数の出
力ハイウェイにそれぞれ割り当てられた複数の領域から
なる場合にも、同様にメモリの動作速度を上げることな
く入出力ハイウェイの数に応じて時間スイッチの収容回
線数を増大させることができる。
力ハイウェイを有し、入力ハイウェイ上の通話信号をメ
モリの前記入力ハイウェイに割り当てられた領域に書き
込む複数の手段を持つことにより、各ハイウェイ上の通
話信号を異なるメモリセルへ同時に書き込み、また、メ
モリの全領域の所望のアドレスから前記出力ハイウェイ
に読みだす複数の手段を有することにより、複数のメモ
リセルから同時に複数の出力ハイウェイに通話信号を出
力する。これによりメモリの動作速度を上げることなく
入出力ハイウェイの数に応じて時間スイッチの収容回線
数を増大させることができる。また、メモリが複数の出
力ハイウェイにそれぞれ割り当てられた複数の領域から
なる場合にも、同様にメモリの動作速度を上げることな
く入出力ハイウェイの数に応じて時間スイッチの収容回
線数を増大させることができる。
以下に図面を参照して本発明の実施例を説明する。
第１図は本発明の実施例を示すブロック図である。第１
図によれば、本発明の実施例は、カウンタ101と、信号
入力が制御情報端子131に、制御入力がアドレス端子132
に接続されたデマルチプレクサ135と、第１〜第４の入
力がデマルチプレクサ135の第１〜第４の出力に接続さ
れた制御メモリセルアレイ110と、第１〜第４の信号入
力が制御メモリ110の第１〜第４の出力に、制御入力が
カウンタ101の出力に接続されたマルチプレクサ105と、
信号入力が制御情報端子133に、制御入力がアドレス端
子134に接続されたデマルチプレクサ136と、第１〜第４
の入力がデマルチプレクサ136の第１〜第４の出力に接
続された制御メモリセルアレイ112と、第１〜第４の信
号入力が制御メモリセルアレイ112の第１〜第４の出力
に、制御入力がカウンタ101の出力に接続されたマルチ
プレクサ108と、信号入力がハイウェイ121に、制御入力
がカウンタ101の出力に接続されたデマルチプレクサ103
と、信号入力がハイウェイ122に、制御入力がカウンタ1
01の出力に接続されたデマルチプレクサ104と、第１〜
第４の入力がデマルチプレクサ103の第１〜第４の出力
に、第５〜第８の入力がデマルチプレクサ104の第１〜
第４の出力に接続された通話路メモリセルアレイ111
と、信号入力が通話路メモリセルアレイ111の第１〜第
８の出力に、制御入力がマルチプレクサ105の出力に接
続され、出力がハイウェイ123に接続されたマルチプレ
クサ106と、信号入力が通話路メモリセルアレイ111の第
１〜第８の出力に、制御入力がマルチプレクサ108の出
力に接続され、出力がハイウェイ124に接続されたマル
チプレクサ107とからなる。
図によれば、本発明の実施例は、カウンタ101と、信号
入力が制御情報端子131に、制御入力がアドレス端子132
に接続されたデマルチプレクサ135と、第１〜第４の入
力がデマルチプレクサ135の第１〜第４の出力に接続さ
れた制御メモリセルアレイ110と、第１〜第４の信号入
力が制御メモリ110の第１〜第４の出力に、制御入力が
カウンタ101の出力に接続されたマルチプレクサ105と、
信号入力が制御情報端子133に、制御入力がアドレス端
子134に接続されたデマルチプレクサ136と、第１〜第４
の入力がデマルチプレクサ136の第１〜第４の出力に接
続された制御メモリセルアレイ112と、第１〜第４の信
号入力が制御メモリセルアレイ112の第１〜第４の出力
に、制御入力がカウンタ101の出力に接続されたマルチ
プレクサ108と、信号入力がハイウェイ121に、制御入力
がカウンタ101の出力に接続されたデマルチプレクサ103
と、信号入力がハイウェイ122に、制御入力がカウンタ1
01の出力に接続されたデマルチプレクサ104と、第１〜
第４の入力がデマルチプレクサ103の第１〜第４の出力
に、第５〜第８の入力がデマルチプレクサ104の第１〜
第４の出力に接続された通話路メモリセルアレイ111
と、信号入力が通話路メモリセルアレイ111の第１〜第
８の出力に、制御入力がマルチプレクサ105の出力に接
続され、出力がハイウェイ123に接続されたマルチプレ
クサ106と、信号入力が通話路メモリセルアレイ111の第
１〜第８の出力に、制御入力がマルチプレクサ108の出
力に接続され、出力がハイウェイ124に接続されたマル
チプレクサ107とからなる。
第１図において、入力ハイウェイ121,122上のタイムス
ロット０に多重化された通話信号Ａ，Ｂを、それぞれ出
力ハイウェイ124上のタイムスロット２、出力ハイウェ
イ123上のタイムスロット１へ出力する場合について説
明する。入力ハイウェイ121のタイムスロット０に多重
化された通話信号Ａは、カウンタ101の出力により通話
路メモリセルアレイ111のアドレス＃０に記憶される。
一方、デマルチプレクサ136は、図示していない制御系
が制御情報端子133に“０”を、アドレス端子134に
“２”を出力することにより、制御メモリセルアレイ11
2のアドレス＃２に“０”を書き込む。ここで、カウン
タ101の出力が２、すなわち出力ハイウェイ124上のタイ
ムスロット番号が２のとき、マルチプレクサ108は制御
メモリセルアレイ112のアドレス＃２に書き込まれた
“０”を出力する。さらに、マルチプレクサ107は、マ
ルチプレクサ108の出力“０”により通話路メモリ111の
アドレス＃０に書き込まれた通話信号Ａをハイウェイ12
4に出力する。また同様にして入力ハイウェイ122上のタ
イムスロット０に多重化された通話信号Ｂは、出力ハイ
ウェイ123上のタイムスロット１に出力される。
ロット０に多重化された通話信号Ａ，Ｂを、それぞれ出
力ハイウェイ124上のタイムスロット２、出力ハイウェ
イ123上のタイムスロット１へ出力する場合について説
明する。入力ハイウェイ121のタイムスロット０に多重
化された通話信号Ａは、カウンタ101の出力により通話
路メモリセルアレイ111のアドレス＃０に記憶される。
一方、デマルチプレクサ136は、図示していない制御系
が制御情報端子133に“０”を、アドレス端子134に
“２”を出力することにより、制御メモリセルアレイ11
2のアドレス＃２に“０”を書き込む。ここで、カウン
タ101の出力が２、すなわち出力ハイウェイ124上のタイ
ムスロット番号が２のとき、マルチプレクサ108は制御
メモリセルアレイ112のアドレス＃２に書き込まれた
“０”を出力する。さらに、マルチプレクサ107は、マ
ルチプレクサ108の出力“０”により通話路メモリ111の
アドレス＃０に書き込まれた通話信号Ａをハイウェイ12
4に出力する。また同様にして入力ハイウェイ122上のタ
イムスロット０に多重化された通話信号Ｂは、出力ハイ
ウェイ123上のタイムスロット１に出力される。
以上説明したように本発明の実施例では入力ハイウェイ
121,122ごとにそれぞれデマルチプレクサ103,104を設け
ることにより、各入力ハイウェイ121,122上の通話信号
を同時に通話路メモリセルアレイ111の異なるアドレス
に書き込み、出力ハイウェイ123,124ごとにそれぞれマ
ルチプレクサ106,107を設けることにより、通話路メモ
リセルアレイ111に書き込まれた通話信号Ａ，Ｂをそれ
ぞれ出力ハイウェイ124,123上に読み出すことができ
る。これにより、第２図に示す時間スイッチと同じ動作
速度のメモリを用いて２倍の収容回線数を持つ時間スイ
ッチを構成することができる。
121,122ごとにそれぞれデマルチプレクサ103,104を設け
ることにより、各入力ハイウェイ121,122上の通話信号
を同時に通話路メモリセルアレイ111の異なるアドレス
に書き込み、出力ハイウェイ123,124ごとにそれぞれマ
ルチプレクサ106,107を設けることにより、通話路メモ
リセルアレイ111に書き込まれた通話信号Ａ，Ｂをそれ
ぞれ出力ハイウェイ124,123上に読み出すことができ
る。これにより、第２図に示す時間スイッチと同じ動作
速度のメモリを用いて２倍の収容回線数を持つ時間スイ
ッチを構成することができる。
本実施例では、入力ハイウェイにそれぞれ割り当てられ
た複数の領域からなる通話路メモリを用い、順序書き込
み、指定読み出しすることとして説明したが、出力ハイ
ウェイにそれぞれ割り当てられた複数の領域からなる通
話路メモリを用い、指定書き込み、順序読み出しとする
ことによっても同様に時間スイッチを構成することがで
きる。
た複数の領域からなる通話路メモリを用い、順序書き込
み、指定読み出しすることとして説明したが、出力ハイ
ウェイにそれぞれ割り当てられた複数の領域からなる通
話路メモリを用い、指定書き込み、順序読み出しとする
ことによっても同様に時間スイッチを構成することがで
きる。
以上述べたように本発明によれば、メモリの動作速度を
上昇させることなく時間スイッチの収容回線数を増大さ
せることができる。
上昇させることなく時間スイッチの収容回線数を増大さ
せることができる。
第１図は本発明の実施例を示すブロック図、 第２図は従来技術による時間スイッチの構成を示すブロ
ック図である。 111,206……通話路メモリセルアレイ 110,112,207……制御メモリセルアレイ 103,104,135， 136,202,203……デマルチプレクサ 105〜108,204,205……マルチプレクサ 101,201……カウンタ
ック図である。 111,206……通話路メモリセルアレイ 110,112,207……制御メモリセルアレイ 103,104,135， 136,202,203……デマルチプレクサ 105〜108,204,205……マルチプレクサ 101,201……カウンタ
Claims (2)
- 【請求項１】複数の入力ハイウェイと、複数の出力ハイ
ウェイと、前記入力ハイウェイにそれぞれ割り当てられ
た複数の領域からなるメモリを有し、それぞれ第１の制
御信号に応じて前記入力ハイウェイ上の通話信号を前記
メモリの前記入力ハイウェイに割り当てられた領域に書
き込む複数の手段と、それぞれ第２の制御信号に応じて
前記通話信号を前記メモリの全領域の所望のアドレスか
ら前記出力ハイウェイに読み出す複数の手段を有するこ
とを特徴とする時間スイッチ。 - 【請求項２】複数の入力ハイウェイと、複数の出力ハイ
ウェイと、前記出力ハイウェイにそれぞれ割り当てられ
た複数の領域からなるメモリを有し、それぞれ第１の制
御信号に応じて前記入力ハイウェイ上の通話信号を前記
メモリの全領域の所望のアドレスに書き込む複数の手段
と、それぞれ第２の制御信号に応じて前記通話信号を前
記メモリの前記出力ハイウェイに割り当てられた領域か
ら前記出力ハイウェイに読み出す複数の手段を有するこ
とを特徴とする時間スイッチ。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18351087A JPH069397B2 (ja) | 1987-07-24 | 1987-07-24 | 時間スイッチ |
| US07/222,259 US4903259A (en) | 1987-07-24 | 1988-07-21 | Time-division multiplex switching network |
| CA000572699A CA1299274C (en) | 1987-07-24 | 1988-07-21 | Time-division multiplex switching network |
| EP88111853A EP0300492B1 (en) | 1987-07-24 | 1988-07-22 | Time-division multiplex switching network |
| EP94114465A EP0634880B1 (en) | 1987-07-24 | 1988-07-22 | Time-division multiplex switching network and time switch |
| DE3856504T DE3856504T2 (de) | 1987-07-24 | 1988-07-22 | Zeitmultiplex-Schaltnetz mit Vielfachzugriff und Zeitschalter |
| DE3855358T DE3855358T2 (de) | 1987-07-24 | 1988-07-22 | Zeitmultiplexkoppelfeld |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18351087A JPH069397B2 (ja) | 1987-07-24 | 1987-07-24 | 時間スイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6429084A JPS6429084A (en) | 1989-01-31 |
| JPH069397B2 true JPH069397B2 (ja) | 1994-02-02 |
Family
ID=16137101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18351087A Expired - Lifetime JPH069397B2 (ja) | 1987-07-24 | 1987-07-24 | 時間スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069397B2 (ja) |
-
1987
- 1987-07-24 JP JP18351087A patent/JPH069397B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6429084A (en) | 1989-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920009123A (ko) | 셀 스위치 | |
| JPH069397B2 (ja) | 時間スイッチ | |
| SU705695A1 (ru) | Асинхронный пространственный коммутатор | |
| JPH0466156B2 (ja) | ||
| JPS6219120B2 (ja) | ||
| JP2734141B2 (ja) | パケットスイッチ | |
| JP2508861B2 (ja) | ワ―ド多重時間スイッチ | |
| JPH0531360B2 (ja) | ||
| SU842956A1 (ru) | Запоминающее устройство | |
| SU705440A1 (ru) | Устройство дл обмена информацией | |
| JPH0654908B2 (ja) | 多元交換方式 | |
| JPS61242193A (ja) | 時間スイツチ | |
| JPH03253199A (ja) | タイムスロット変換回路 | |
| SU1355977A2 (ru) | Устройство дл адресации пам ти | |
| JPS6384297A (ja) | 通話スイツチ回路 | |
| SU1179351A1 (ru) | Устройство дл сопр жени электронно-вычислительной машины с периферийными устройствами | |
| SU1624526A2 (ru) | Запоминающее устройство с многоформатным доступом к данным | |
| JPH06104919A (ja) | データ交換装置 | |
| JPS60125096A (ja) | 時間スイツチ回路 | |
| SU1298803A1 (ru) | Полупроводниковое запоминающее устройство | |
| JPS59226593A (ja) | 時分割形スイツチ回路 | |
| JPH03145352A (ja) | 衛星交換機 | |
| JPS60214697A (ja) | フオ−マツト変換機能付き時間スイツチ | |
| JPS62159599A (ja) | 時分割スイツチ回路 | |
| JPH01315822A (ja) | ランダムアクセスｆｉｆｏメモリ |