JPS59226593A - 時分割形スイツチ回路 - Google Patents
時分割形スイツチ回路Info
- Publication number
- JPS59226593A JPS59226593A JP10089683A JP10089683A JPS59226593A JP S59226593 A JPS59226593 A JP S59226593A JP 10089683 A JP10089683 A JP 10089683A JP 10089683 A JP10089683 A JP 10089683A JP S59226593 A JPS59226593 A JP S59226593A
- Authority
- JP
- Japan
- Prior art keywords
- memories
- memory
- switch circuit
- input signal
- exchange
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Electronic Switches (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、メモリ素子を使用した時分割形ＰＣＭマルチ
ハイウェイのスイッチ回路に関する本−のである。
ハイウェイのスイッチ回路に関する本−のである。
従来のこの種の装置は、図１に示す様に、ｎ本の入ハイ
ウエイ上にｍチャンネル分のティジタル化された直列Ｐ
ＣＭ信号を送出し、直並列変換回路ＳＬＰにより直列−
並列変換を行ないながらマルチプレクサＭＰＸにおいて
さらにハイウェイ毎に時分割、多重した８ビット並列ス
ーパーハイウェイに変換した上で、予め定められた順序
に従ってメモリＭＥＭの各記憶領域に順次書込む。一方
、メモリＭＥＭに蓄積されたデータは制御回路ｃ。
ウエイ上にｍチャンネル分のティジタル化された直列Ｐ
ＣＭ信号を送出し、直並列変換回路ＳＬＰにより直列−
並列変換を行ないながらマルチプレクサＭＰＸにおいて
さらにハイウェイ毎に時分割、多重した８ビット並列ス
ーパーハイウェイに変換した上で、予め定められた順序
に従ってメモリＭＥＭの各記憶領域に順次書込む。一方
、メモリＭＥＭに蓄積されたデータは制御回路ｃ。
ＮＴにて予め指定されたアドレスの１１１に、前述の書
込みと交互忙読み出され、デマルチプレクサＤＭＰＸに
てハイウェイ毎に分離され、がっ並直列変換回路Ｐ−８
により並列−直列変換して各ハイウェイに送出されるも
のである。従来装置では、交換の手段として、−組のメ
モリを使用していたため、任意の２チャネル間（＃ｎ１
．＃ｎｇ）の交換を考える時、多重化されたスーパーハ
イウェイ妃おいて時間軸上で後位に割イツけられたチャ
ネル（＃ｎｚ）の信号を、前位のチャネル（＃ｎ、）に
送出するには次のフレームでなければ行なえず、他方そ
の逆は同一フレームで送出する事が出来る。図２は、こ
の関係を時間軸上で表現したものである。この様に、従
来装置は任意の２チャネル間での交換時、遅延フレーム
数が異なるため、制御用信号を２０Ｍデータの一部とし
て交換する事が容易に行なえない欠点があった。
込みと交互忙読み出され、デマルチプレクサＤＭＰＸに
てハイウェイ毎に分離され、がっ並直列変換回路Ｐ−８
により並列−直列変換して各ハイウェイに送出されるも
のである。従来装置では、交換の手段として、−組のメ
モリを使用していたため、任意の２チャネル間（＃ｎ１
．＃ｎｇ）の交換を考える時、多重化されたスーパーハ
イウェイ妃おいて時間軸上で後位に割イツけられたチャ
ネル（＃ｎｚ）の信号を、前位のチャネル（＃ｎ、）に
送出するには次のフレームでなければ行なえず、他方そ
の逆は同一フレームで送出する事が出来る。図２は、こ
の関係を時間軸上で表現したものである。この様に、従
来装置は任意の２チャネル間での交換時、遅延フレーム
数が異なるため、制御用信号を２０Ｍデータの一部とし
て交換する事が容易に行なえない欠点があった。
本発明は、どの任意の２チャネル間の交換においても、
前述の遅延フレーム数が一定となるようにスイッチ回路
を構成する事により、制御信号の交換を可能とした時分
割形スイッチ回路を提供するものである。
前述の遅延フレーム数が一定となるようにスイッチ回路
を構成する事により、制御信号の交換を可能とした時分
割形スイッチ回路を提供するものである。
以下本発明の詳細な説明する。
本発明の一実施例を図３に示す。ＰＣＭ化された８ビツ
トのデータを順次蓄積するため（Ｄ複数の記憶領域を有
するデータメモリを１１ 、１２ 、１３のように３組
用意し又、そのうちのどのメモリを使用するかを選択す
るメモリシーケンスコントローラ１４．ライトメモリセ
レクトスイッチ（１１１５、（２１１６及びリードメモ
リセレクトスイッチ（１１１７、（２１１８ｆｌツレぞ
れ用意する。メモリシーケンスコントローラ１４は、図
４に示す様にフレーム毎に、書込み用のメモリを順次切
り替えて使用する様にライトメモリセレクトスイッチ１
５ 、１６を制御し、文書込みに使用されていないメモ
リｌｌ、１２．１３のうちの１つを読出し用として順次
使用する様にリードメモリセレクトスイッチ１７ 、１
８を制御する様ニ二構成されている。あるメモリが書込
み用として選択された時は、シーケンシャルカウンタ１
９の出力がそのメモリの書込みアドレスとして使用され
、入スーパーハイウェイに伝送されて（るチャネルの順
に ′予め定めであるアドレス値を与える。他方、読出
し用メモリでは、制御回路２０が予めスイッチ制御お メモリ２１に書込んでいたデータが、読出しアドレヘ スとして使用される。ここで、メモリのライト指定時間
及びリード指定時間がノ・イウエイのフレーム位置から
それぞれずれているのは、直列から並列への変換又は並
列から直列への変換に必硬なタイミングを補正するため
である。
トのデータを順次蓄積するため（Ｄ複数の記憶領域を有
するデータメモリを１１ 、１２ 、１３のように３組
用意し又、そのうちのどのメモリを使用するかを選択す
るメモリシーケンスコントローラ１４．ライトメモリセ
レクトスイッチ（１１１５、（２１１６及びリードメモ
リセレクトスイッチ（１１１７、（２１１８ｆｌツレぞ
れ用意する。メモリシーケンスコントローラ１４は、図
４に示す様にフレーム毎に、書込み用のメモリを順次切
り替えて使用する様にライトメモリセレクトスイッチ１
５ 、１６を制御し、文書込みに使用されていないメモ
リｌｌ、１２．１３のうちの１つを読出し用として順次
使用する様にリードメモリセレクトスイッチ１７ 、１
８を制御する様ニ二構成されている。あるメモリが書込
み用として選択された時は、シーケンシャルカウンタ１
９の出力がそのメモリの書込みアドレスとして使用され
、入スーパーハイウェイに伝送されて（るチャネルの順
に ′予め定めであるアドレス値を与える。他方、読出
し用メモリでは、制御回路２０が予めスイッチ制御お メモリ２１に書込んでいたデータが、読出しアドレヘ スとして使用される。ここで、メモリのライト指定時間
及びリード指定時間がノ・イウエイのフレーム位置から
それぞれずれているのは、直列から並列への変換又は並
列から直列への変換に必硬なタイミングを補正するため
である。
この様に、Ｆのフレームで一旦書込んでおいたデータを
Ｆ十２ のフレームで読み出す様に、すなわち、３個
のメモ！Ｉｌｌ、１２．１３のうち入力信号の書込みが
行なわれていない２個のメモリ中の最先の人力信号を記
憶したメモリから出力信号をとり出すように構成するこ
とＫより、図５に示すようＫどの２チャネル間の交換を
とってもスイッチ内で２フレ一ム分の固定遅延量を与え
る事が出来る。
Ｆ十２ のフレームで読み出す様に、すなわち、３個
のメモ！Ｉｌｌ、１２．１３のうち入力信号の書込みが
行なわれていない２個のメモリ中の最先の人力信号を記
憶したメモリから出力信号をとり出すように構成するこ
とＫより、図５に示すようＫどの２チャネル間の交換を
とってもスイッチ内で２フレ一ム分の固定遅延量を与え
る事が出来る。
図１は従来の時分割形スイッチ回路の構成例を示すブロ
ック図、図２は図１の従来例の動作を説明するためのタ
イムチャート、図３は本発明の実施例を示すブロック図
、図４及び図５は本発明の詳細な説明するためのタイム
チャートである。 特許出願人 岩崎通信機株式会社 代理人 大塚 学 外１名
ック図、図２は図１の従来例の動作を説明するためのタ
イムチャート、図３は本発明の実施例を示すブロック図
、図４及び図５は本発明の詳細な説明するためのタイム
チャートである。 特許出願人 岩崎通信機株式会社 代理人 大塚 学 外１名
Claims (1)
- 【特許請求の範囲】 それぞれ複数の記憶領域と該複数の記憶領域に人力信号
を時分割して順次分配する人力分配手段。 と前記複数の記憶領域から順次出力信号をとり出す出力
手段とを有する少くとも３個の記憶手段と、前記入力信
号を前記少くとも３個の記憶手段に順次分配する入力選
択手段と、前記少くとも３個の記憶手段のうち前記入力
信号の書込みが行なわれていない少くとも２個の記憶手
段中の最先の入力信号を記憶した記憶手段から出力信号
をとり出すための出力選択手段とを備えた時分割形スイ
ッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10089683A JPS59226593A (ja) | 1983-06-08 | 1983-06-08 | 時分割形スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10089683A JPS59226593A (ja) | 1983-06-08 | 1983-06-08 | 時分割形スイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59226593A true JPS59226593A (ja) | 1984-12-19 |
Family
ID=14286097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10089683A Pending JPS59226593A (ja) | 1983-06-08 | 1983-06-08 | 時分割形スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59226593A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6420796A (en) * | 1987-07-16 | 1989-01-24 | Toshiba Corp | Time switch circuit |
| JPS6441599A (en) * | 1987-08-07 | 1989-02-13 | Toshiba Corp | Time switch circuit |
-
1983
- 1983-06-08 JP JP10089683A patent/JPS59226593A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6420796A (en) * | 1987-07-16 | 1989-01-24 | Toshiba Corp | Time switch circuit |
| JPS6441599A (en) * | 1987-08-07 | 1989-02-13 | Toshiba Corp | Time switch circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS596555B2 (ja) | 多速度デ−タのための時分割交換方式 | |
| ES8401697A1 (es) | Perfeccionamientos en una matriz de conmutacion por division de tiempo. | |
| EP0338558A3 (en) | Packet switch suitable for integrated circuit implementation | |
| WO1986005349A1 (en) | Time sharing switching system | |
| JPH0232645A (ja) | 交換装置 | |
| JPH05153641A (ja) | 空間／時間スイツチング装置 | |
| JPS59226593A (ja) | 時分割形スイツチ回路 | |
| JPH0750898B2 (ja) | 時間スイッチ回路 | |
| JPH05191441A (ja) | 非同期時分割データパケットと同様に同期時分割信号を処理するためのシステム | |
| US4319352A (en) | TIM Bus structure | |
| JPH0466156B2 (ja) | ||
| JPS6219120B2 (ja) | ||
| JP2778736B2 (ja) | 回線設定回路 | |
| JPH03106149A (ja) | Ｔｄｍ―ｐｋｔ変換回路 | |
| JPS6138912B2 (ja) | ||
| JP2806726B2 (ja) | セル組立多重処理装置 | |
| JPH04180499A (ja) | 時間スイッチ | |
| JPH02222022A (ja) | 多チャンネル情報再生装置 | |
| JP2725700B2 (ja) | 時分割多元交換方式 | |
| JPH05103356A (ja) | 空間スイツチ回路 | |
| JPH03201734A (ja) | タイムスロット入替回路 | |
| JPS637520B2 (ja) | ||
| JPH0754989B2 (ja) | 時間スイツチ | |
| JPS6121036B2 (ja) | ||
| JPS62120740A (ja) | 信号多重化回路 |