JPS5917596B2 - 時分割通話路スイッチ回路 - Google Patents
時分割通話路スイッチ回路Info
- Publication number
- JPS5917596B2 JPS5917596B2 JP54105520A JP10552079A JPS5917596B2 JP S5917596 B2 JPS5917596 B2 JP S5917596B2 JP 54105520 A JP54105520 A JP 54105520A JP 10552079 A JP10552079 A JP 10552079A JP S5917596 B2 JPS5917596 B2 JP S5917596B2
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- JP
- Japan
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- communication path
- highway
- output
- memory
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
５ 本発明は、時分割変換機に必要な通話路スイッチ、
特にｎ個の通話路を時分割多通した入力ハイウェイに本
から入力する合計ｎｋ個の通話路を、同様な構成のに本
の出力ハイウェイ上の通話路、合計ｎｋ個に任意の組合
せで、しかも弁閉そくでフ 接続可能な・・ィウエィ間
スイッチと時間スイッチの機能を合せもつ時分割通話路
スイッチ回路（以下Ｃスイッチとよぷ）の構成に関する
ものである。
特にｎ個の通話路を時分割多通した入力ハイウェイに本
から入力する合計ｎｋ個の通話路を、同様な構成のに本
の出力ハイウェイ上の通話路、合計ｎｋ個に任意の組合
せで、しかも弁閉そくでフ 接続可能な・・ィウエィ間
スイッチと時間スイッチの機能を合せもつ時分割通話路
スイッチ回路（以下Ｃスイッチとよぷ）の構成に関する
ものである。
このようなＣスイッチとして、第１図に示す構成のもの
が一般には知られている。同図において５１は通話路メ
モリ、２は保持メモリで、各々ｎｋ個の通話路に対応し
てｎｋ語の容量を有する。３はカウンタで、ｏからｎｋ
−１まで登算可能で、−の周期（時分割多重周期を単位
時間とする、フ 以下同じ）のクロックをうけて巡回し
ている。
が一般には知られている。同図において５１は通話路メ
モリ、２は保持メモリで、各々ｎｋ個の通話路に対応し
てｎｋ語の容量を有する。３はカウンタで、ｏからｎｋ
−１まで登算可能で、−の周期（時分割多重周期を単位
時間とする、フ 以下同じ）のクロックをうけて巡回し
ている。
４は入力ハイウェイ６−１、６−２、・・・・・・・・
・・・・・・・、６−にを１本の入カニ次ハイウェイ８
にまとめる多重回路、５は１本の出カニ次ハイウェイ９
をに本の出力ハイウェイ１−１、Ｔ−２、・・・・・・
・・・・・・・・・、５Ｔ−にに分割する分配回路であ
る。
・・・・・・・、６−にを１本の入カニ次ハイウェイ８
にまとめる多重回路、５は１本の出カニ次ハイウェイ９
をに本の出力ハイウェイ１−１、Ｔ−２、・・・・・・
・・・・・・・・・、５Ｔ−にに分割する分配回路であ
る。
カウンタ３は入カニ次ハイウェイ８の多重フレームに同
期して動作しており、該ハイウェイに第ｉ番目の通話路
の信号が送られているとき、カウンタ３の内容はｉとな
つている。
期して動作しており、該ハイウェイに第ｉ番目の通話路
の信号が送られているとき、カウンタ３の内容はｉとな
つている。
この内容をアドレスとして、通話路メモリ１のｉ番地に
入カニ次ハイウエイ８の第１番目の通話路から送られて
きた情報が書きこまれる。同時に、カウンタ３の内容（
１）をアドレスとして保持メモリ２の第１番地の内容ｊ
を読み出し、さらにこのｊをアドレスとして通話路メモ
リ１のｊ番地の内容が読み出されて出力[ヮ气nイウエイ
９の第１番目の通話路の情報として送り出される。一方
、図では示されていないが保持メモリ２のｊ番地の内容
がｉになつているとすれば、カウンタ３がｊのとき、上
の説明と同様にして、入力[ヮ气nイウエイ８のｊ番目の
通話路の情報が通話路メモリ１のｊ番地に書きこまれ、
同時に該メモリのｉ番地の内容が出力[ヮ气nイウエイ９
の第ｊ番目の通話路の情報として送り出される。以上に
より入力および出力の二次ハイウエイ上でｉ番目とｊ番
目の通話路相互で情報の交換ができる。入カニ次ハイウ
エイ８上のそれぞれの通話路は入カハイウエイ６−１，
６７２，・・・・・・・・・・・・・・・，６一ｋのそ
れぞれの通話路に、また、出力[ヮ气nイウエイ９上のそ
れぞれの通話路は出力ハイウエイJ■■話路に１対１に
対応しているから、結局入力および出力[ヮ气nイウエイ
８および９で任意に通話路の交換ができることは、すべ
ての入カハイウエイ上の通話路とすべての出力・゛イウ
エイ上の通話路間で任意に交換ができることを意味する
。しかしながら上記の既知の回路構成には以下に述べる
二つの欠点がある。
入カニ次ハイウエイ８の第１番目の通話路から送られて
きた情報が書きこまれる。同時に、カウンタ３の内容（
１）をアドレスとして保持メモリ２の第１番地の内容ｊ
を読み出し、さらにこのｊをアドレスとして通話路メモ
リ１のｊ番地の内容が読み出されて出力[ヮ气nイウエイ
９の第１番目の通話路の情報として送り出される。一方
、図では示されていないが保持メモリ２のｊ番地の内容
がｉになつているとすれば、カウンタ３がｊのとき、上
の説明と同様にして、入力[ヮ气nイウエイ８のｊ番目の
通話路の情報が通話路メモリ１のｊ番地に書きこまれ、
同時に該メモリのｉ番地の内容が出力[ヮ气nイウエイ９
の第ｊ番目の通話路の情報として送り出される。以上に
より入力および出力の二次ハイウエイ上でｉ番目とｊ番
目の通話路相互で情報の交換ができる。入カニ次ハイウ
エイ８上のそれぞれの通話路は入カハイウエイ６−１，
６７２，・・・・・・・・・・・・・・・，６一ｋのそ
れぞれの通話路に、また、出力[ヮ气nイウエイ９上のそ
れぞれの通話路は出力ハイウエイJ■■話路に１対１に
対応しているから、結局入力および出力[ヮ气nイウエイ
８および９で任意に通話路の交換ができることは、すべ
ての入カハイウエイ上の通話路とすべての出力・゛イウ
エイ上の通話路間で任意に交換ができることを意味する
。しかしながら上記の既知の回路構成には以下に述べる
二つの欠点がある。
第１の欠点は、通話路メモ１月および保持メモリ２とし
てきわめて高速なメモリ回路が要求されることである。
すなわち、上記の説明からも明らかなように、通話路メ
モリは時分割多重のフレーム周期（例えばＰＣＭ方式で
は１２５μＳ）当り書き込みと読み出しを合計して２ｎ
ｋ回の動作が必要である。また保持メモリはＮｋ回の読
み出しが必要である。第２の欠点は、入力・・イウエイ
上での時分割多重のフレーム位相を互にそろえておく必
要があることと全ての出力ハイウエイのフレーム位相が
カウンタ３の巡回位相で一意的に定まつてしまい、各ハ
イウエイごとに独立にフレーム位相の調節ができないこ
とである。このため、たとえば、第２図のようにＣスイ
ツチをｍ個（同図で２０−１，２０−２，・・・・・・
・・・・・・・・・，２０−ｍ）並列に配置し、その後
段に空間分割スイツチマトリツクス（以下Ｓスイツチと
よぶ）をｋ個（同図で２１−１，２１−２，・・・・・
・・・・・・・・・・，２１−ｋ）並列に配置する場合
、インタフエース部２２−１，２２−２，．．．・・・
・・・・・・・・・，２２−ｍの各入カハイウエイのす
べてにフレームアライナを挿入して各入力フレームの位
相をそろえなければならないという欠点がある。また、
上記の結果として、Ｃスイツチの出力側のインタフエー
ス２３−１，２３−２，・・・・・・・・・・・・・・
・，２３−ｍでは各出カハイウエイのフレーム位相がそ
ろうが、フレームをそろえたまた後段のＳスイツチの入
力部のインタフエース２４−１，２４−２，・・・・・
・・・・・・・・・・，２４−ｋにつたえるには、ｍ個
のＣスイツチとｋ個のＳスイツチの間のハイウエイの伝
搬時間を等しくする必要がある。このため、機器の配置
や布線長に対する制約がきわめてきびしいという欠点が
ある。上記の第１の欠点を一部解決する方法として、第
１図の回路で最も高速性を要求される通話路メモリをｋ
個の入カハィウエィの各々に対応して分割配置する方法
が知られている（例えば、電子通信学会技術研究会報告
ＳＥ７６−４６（昭５１．９）のＰ．６のＤＢＭハイウ
エイ対応設置方式）。
てきわめて高速なメモリ回路が要求されることである。
すなわち、上記の説明からも明らかなように、通話路メ
モリは時分割多重のフレーム周期（例えばＰＣＭ方式で
は１２５μＳ）当り書き込みと読み出しを合計して２ｎ
ｋ回の動作が必要である。また保持メモリはＮｋ回の読
み出しが必要である。第２の欠点は、入力・・イウエイ
上での時分割多重のフレーム位相を互にそろえておく必
要があることと全ての出力ハイウエイのフレーム位相が
カウンタ３の巡回位相で一意的に定まつてしまい、各ハ
イウエイごとに独立にフレーム位相の調節ができないこ
とである。このため、たとえば、第２図のようにＣスイ
ツチをｍ個（同図で２０−１，２０−２，・・・・・・
・・・・・・・・・，２０−ｍ）並列に配置し、その後
段に空間分割スイツチマトリツクス（以下Ｓスイツチと
よぶ）をｋ個（同図で２１−１，２１−２，・・・・・
・・・・・・・・・・，２１−ｋ）並列に配置する場合
、インタフエース部２２−１，２２−２，．．．・・・
・・・・・・・・・，２２−ｍの各入カハイウエイのす
べてにフレームアライナを挿入して各入力フレームの位
相をそろえなければならないという欠点がある。また、
上記の結果として、Ｃスイツチの出力側のインタフエー
ス２３−１，２３−２，・・・・・・・・・・・・・・
・，２３−ｍでは各出カハイウエイのフレーム位相がそ
ろうが、フレームをそろえたまた後段のＳスイツチの入
力部のインタフエース２４−１，２４−２，・・・・・
・・・・・・・・・・，２４−ｋにつたえるには、ｍ個
のＣスイツチとｋ個のＳスイツチの間のハイウエイの伝
搬時間を等しくする必要がある。このため、機器の配置
や布線長に対する制約がきわめてきびしいという欠点が
ある。上記の第１の欠点を一部解決する方法として、第
１図の回路で最も高速性を要求される通話路メモリをｋ
個の入カハィウエィの各々に対応して分割配置する方法
が知られている（例えば、電子通信学会技術研究会報告
ＳＥ７６−４６（昭５１．９）のＰ．６のＤＢＭハイウ
エイ対応設置方式）。
この方法によると、通話路メモリへのアクセス頻度は第
１図に比して（ｋ＋１）／２ｋ倍になり、ｋが大きけれ
ば、約半分の頻度となる。本発明は、上記の改良をさら
に進め、通話路メモリの低速化のみならず、保持メモリ
の低速化をはかり、同時に入カハイウエイ相互のフレー
ム位相には何の制約も加えず、かつ、各出力ハイウエイ
ごとにフレーム位相を独立に、しかも、入ハイウエイの
フレーム位相洟お賊関係に調整できるようにした時分割
通話路スイツチ回路を提供することを目的とする。
１図に比して（ｋ＋１）／２ｋ倍になり、ｋが大きけれ
ば、約半分の頻度となる。本発明は、上記の改良をさら
に進め、通話路メモリの低速化のみならず、保持メモリ
の低速化をはかり、同時に入カハイウエイ相互のフレー
ム位相には何の制約も加えず、かつ、各出力ハイウエイ
ごとにフレーム位相を独立に、しかも、入ハイウエイの
フレーム位相洟お賊関係に調整できるようにした時分割
通話路スイツチ回路を提供することを目的とする。
以下図面により詳説する。第３図に本発明のＣスイツチ
回路の一実施例を始す。同図において、３０−１，３０
−２，・・・・・・・・・・・・・・・，３０−ｋは入
力・・イウエイで第１図の６一１，６−２，・・・・・
・・・・・・・・・・・・・，６−ｋに相当するもの、
また、３１−１，３１−２，・・・・・・・・・・・・
・・・，３１−ｋは出力ハイウエイで第１図の７一１，
７−２，・・・・・・・・・・・・・・・，７一ｋに相
当するものである。Ｗ，Ｒｌ，Ｒ２，・・・・・・・・
・・・・・・・，Ｒｋには、第４図に示すタイムチヤー
トに従つて、パルスが加えられる。ｗにパルスが加えら
れている期間は入力期間であり、まずこの期間の動作に
ついて説明する。３２−１，３２−２，・・・・・・・
・・・・・・・・，３２−ｋは各々の入カハイウエイ対
応におかれた通話路メモリで、それぞれ入カハイウエイ
上に多重化されたｎ個の通話路対応にｎ語の記憶容量を
有する。
回路の一実施例を始す。同図において、３０−１，３０
−２，・・・・・・・・・・・・・・・，３０−ｋは入
力・・イウエイで第１図の６一１，６−２，・・・・・
・・・・・・・・・・・・・，６−ｋに相当するもの、
また、３１−１，３１−２，・・・・・・・・・・・・
・・・，３１−ｋは出力ハイウエイで第１図の７一１，
７−２，・・・・・・・・・・・・・・・，７一ｋに相
当するものである。Ｗ，Ｒｌ，Ｒ２，・・・・・・・・
・・・・・・・，Ｒｋには、第４図に示すタイムチヤー
トに従つて、パルスが加えられる。ｗにパルスが加えら
れている期間は入力期間であり、まずこの期間の動作に
ついて説明する。３２−１，３２−２，・・・・・・・
・・・・・・・・，３２−ｋは各々の入カハイウエイ対
応におかれた通話路メモリで、それぞれ入カハイウエイ
上に多重化されたｎ個の通話路対応にｎ語の記憶容量を
有する。
３３−１，３３−２，・・・・・・・・・・・・・・・
，３３−ｋは入力カウンタで一の周期のクロツクパルス
を登算し、ｎ対応する入力・・イウエイのフレーム位相
に同期してＯからｎ−１までの範囲で巡回している。
，３３−ｋは入力カウンタで一の周期のクロツクパルス
を登算し、ｎ対応する入力・・イウエイのフレーム位相
に同期してＯからｎ−１までの範囲で巡回している。
いまパルスがＷに加えられているとすると、ゲート回路
３４−１，３４−２，・・・・・・・・・・・・・・・
，３４−ｋが一斉に開き、入力カウンタ３３−１，３３
−２，．・・・・・・・・・・・・・・，３３−ｋの内
容が、アドレス情報として通話路メモリ３２−１，３２
−２，・・・・・・・・・・・・・・・，３２−ｋにそ
れぞれ送られ、ｋ本の入力・・イウエイ３０−１，３０
−２，・・・・・・・・・・・・・・・，３０−ｋから
送られてきた情報が、それぞれ対応する通話路メモリに
一斉に書きこまれる。これで入力期間は終結する。なお
前述した公知文献に記載のごとく、通話路メモリへの書
き込みを行うには、通常入カハイウエイの前段でシリア
ル／パラレル（以下、Ｓ／Ｐとする）変換するかあるい
は通話路メモリ内にバツフアメモリを内蔵してＳ／Ｐ変
換を行うかしている。Ｒｌ，Ｒ２，・・・・・・・．．
・・・・・・またはＲｋにパルスが加えられている期間
は、それぞれ出力ハイウエイ３１−１２３１−２，・・
・・・・゜・・・・・・・・、または３１一ｋに対する
出力期間である。
３４−１，３４−２，・・・・・・・・・・・・・・・
，３４−ｋが一斉に開き、入力カウンタ３３−１，３３
−２，．・・・・・・・・・・・・・・，３３−ｋの内
容が、アドレス情報として通話路メモリ３２−１，３２
−２，・・・・・・・・・・・・・・・，３２−ｋにそ
れぞれ送られ、ｋ本の入力・・イウエイ３０−１，３０
−２，・・・・・・・・・・・・・・・，３０−ｋから
送られてきた情報が、それぞれ対応する通話路メモリに
一斉に書きこまれる。これで入力期間は終結する。なお
前述した公知文献に記載のごとく、通話路メモリへの書
き込みを行うには、通常入カハイウエイの前段でシリア
ル／パラレル（以下、Ｓ／Ｐとする）変換するかあるい
は通話路メモリ内にバツフアメモリを内蔵してＳ／Ｐ変
換を行うかしている。Ｒｌ，Ｒ２，・・・・・・・．．
・・・・・・またはＲｋにパルスが加えられている期間
は、それぞれ出力ハイウエイ３１−１２３１−２，・・
・・・・゜・・・・・・・・、または３１一ｋに対する
出力期間である。
すなわち出力動作は各出力ハイウエイごとに個別に行わ
れる。第３図において、３５−１，３５−２，・・・・
・・・・・・・・・・・，３５−ｋは保持メモリ、３６
−１，３６−２，・・・・・・・・・・・・・・・，３
６−ｋは出力カウンタで、それぞれ、出力ハイウエイ３
１−１，３１−２，・・・・・・・・・・・・・・・，
３１−ｋに対応して個別に設けられている。各出力カウ
ンタには一の周期のクロツクパルスが加えｎられており
、０からｎ−１までの範囲で各々独立に巡回している。
れる。第３図において、３５−１，３５−２，・・・・
・・・・・・・・・・・，３５−ｋは保持メモリ、３６
−１，３６−２，・・・・・・・・・・・・・・・，３
６−ｋは出力カウンタで、それぞれ、出力ハイウエイ３
１−１，３１−２，・・・・・・・・・・・・・・・，
３１−ｋに対応して個別に設けられている。各出力カウ
ンタには一の周期のクロツクパルスが加えｎられており
、０からｎ−１までの範囲で各々独立に巡回している。
各々の出力カウンタの値は各々の出力ハイウエイにその
時点で出力すべき通話路番号を示している。保持メモリ
３５−１，３５一２，・・・・・・・・・・・・・・・
，３５−ｋの各語は各々の出力ハイウエイの通話路に対
応しており第５図に示すように入カハイウエイを指定す
る情報Ａとその入力ハイウエイ上の通話路を指定する情
報Ｂから構成されている。以下、一例としてＲ１にパル
スが加えられている期間、すなわち出力ハイウエイ３１
−１への出力期間の動作について説明する。
時点で出力すべき通話路番号を示している。保持メモリ
３５−１，３５一２，・・・・・・・・・・・・・・・
，３５−ｋの各語は各々の出力ハイウエイの通話路に対
応しており第５図に示すように入カハイウエイを指定す
る情報Ａとその入力ハイウエイ上の通話路を指定する情
報Ｂから構成されている。以下、一例としてＲ１にパル
スが加えられている期間、すなわち出力ハイウエイ３１
−１への出力期間の動作について説明する。
Ｒ１にパルスが加えられるとゲート３７−１が開き、出
力カウンタ３６−１の内容が保持メモリ３５−１ヘアド
レス情報として送られ、保持メモリ３５−１の該当語が
共通制御バス３８に読み出され、さらに分配回路３９へ
送られる。分配回路３９は、送られてきた保持メモリの
内容のうち入カハィウエィ指定情報Ａを判別して、指定
された入カハイウエイに対応する通話路メモリへ、通話
路指定情報Ｂを分配する。その結果、例えばＡの値が２
なら、通話路メモリ３２−２へ通話路指定情報Ｂが送ら
れ、該メモリのＢで指定されるアドレスが共通情報バス
４０に読み出される。ここで通話路メモリの中の入力カ
ウンタの指示するアドレスへ順次入カハイウエイからの
情報を書きこみ、保持メモリの内容が示すアドレスを読
み出すことによつて入カハイウエイ上の通話路から出力
ハイウエイ士の通話路へ交換動作が行なわれる原理は第
１図で述べた原理と同様である。ところで、Ｒ１には依
然パルスが加えられているからゲート４１−１が開き共
通情報バス４０に読み出された情報は、出力ハイウエイ
３１−１に送出されることになる。以止のようにＲ１に
パルスが加えられると保持メモリの記憶情報の指定する
入カハイウエイ上の通話路から、出力・・イウエイ３１
−１上の出力カウンタが示す通話路へ交換が可能である
。以下、Ｒ２，・・・・・・・・・・・・・・・，Ｒｋ
にパルスが加えられたときの動作も同様である。第６図
ａ及びｂは、それぞれ１つの入カハイウエイにおける８
ビツト並列信号と、パルスｗ及びＲ１〜Ｒｋに加えられ
るパルスとの関係を示す動作タイミング図である。１つ
の入カハイウエイ上には、１タイムスロツト時間（１／
ｎ）にわたつて保持されている８ビツトの並列信号（入
カハイウエイの前段で既にＳ／Ｐ変換されたものとする
。
力カウンタ３６−１の内容が保持メモリ３５−１ヘアド
レス情報として送られ、保持メモリ３５−１の該当語が
共通制御バス３８に読み出され、さらに分配回路３９へ
送られる。分配回路３９は、送られてきた保持メモリの
内容のうち入カハィウエィ指定情報Ａを判別して、指定
された入カハイウエイに対応する通話路メモリへ、通話
路指定情報Ｂを分配する。その結果、例えばＡの値が２
なら、通話路メモリ３２−２へ通話路指定情報Ｂが送ら
れ、該メモリのＢで指定されるアドレスが共通情報バス
４０に読み出される。ここで通話路メモリの中の入力カ
ウンタの指示するアドレスへ順次入カハイウエイからの
情報を書きこみ、保持メモリの内容が示すアドレスを読
み出すことによつて入カハイウエイ上の通話路から出力
ハイウエイ士の通話路へ交換動作が行なわれる原理は第
１図で述べた原理と同様である。ところで、Ｒ１には依
然パルスが加えられているからゲート４１−１が開き共
通情報バス４０に読み出された情報は、出力ハイウエイ
３１−１に送出されることになる。以止のようにＲ１に
パルスが加えられると保持メモリの記憶情報の指定する
入カハイウエイ上の通話路から、出力・・イウエイ３１
−１上の出力カウンタが示す通話路へ交換が可能である
。以下、Ｒ２，・・・・・・・・・・・・・・・，Ｒｋ
にパルスが加えられたときの動作も同様である。第６図
ａ及びｂは、それぞれ１つの入カハイウエイにおける８
ビツト並列信号と、パルスｗ及びＲ１〜Ｒｋに加えられ
るパルスとの関係を示す動作タイミング図である。１つ
の入カハイウエイ上には、１タイムスロツト時間（１／
ｎ）にわたつて保持されている８ビツトの並列信号（入
カハイウエイの前段で既にＳ／Ｐ変換されたものとする
。
）が逐次送られてくる。この８ビツト並列信号は前述し
たように、各タイムスロツトごとに時間幅が１／ｎ（ｋ
＋１）のパルスｗによつて対応する通話路メモリに逐次
書き込まれる。勿論、他の入カハイウエイにおいても同
様に行なわれる。次に、パルスｗの次に発生するパルス
をＲ１に加えることにより、出力ハイウエイ３１一１に
おける出力動作が行なわれる。この点については、前述
した通りである。以下、Ｒ２，Ｒ３，・・・・・・・・
・・・・・・・，Ｒｋにパルスが加えられ、Ｒ１の場合
と同様に各パルスに対応する出力ハイウエイにおける出
力動作が行なわれる。本実施例では、入カハイウエイご
とに入力カウンタが配置されており、各々、入カハイウ
エイのフレーム位相に同期して巡回している。
たように、各タイムスロツトごとに時間幅が１／ｎ（ｋ
＋１）のパルスｗによつて対応する通話路メモリに逐次
書き込まれる。勿論、他の入カハイウエイにおいても同
様に行なわれる。次に、パルスｗの次に発生するパルス
をＲ１に加えることにより、出力ハイウエイ３１一１に
おける出力動作が行なわれる。この点については、前述
した通りである。以下、Ｒ２，Ｒ３，・・・・・・・・
・・・・・・・，Ｒｋにパルスが加えられ、Ｒ１の場合
と同様に各パルスに対応する出力ハイウエイにおける出
力動作が行なわれる。本実施例では、入カハイウエイご
とに入力カウンタが配置されており、各々、入カハイウ
エイのフレーム位相に同期して巡回している。
このため、各入カハイウエイ上のフレーム位相を一致さ
せる必要はなく、しかも、単に各々のカウンタの値を直
接通話路メモリのアドレスとするという簡単な論理で、
フレーム内の通話路番号と通話路メモリ内のアドレスを
一致させた形で入力隣報の記憶が可能である。また出力
ハイウエィごとに別々に出力カウンタを設けているため
各出力カウンタの初期値を適当に定めることによつて該
カウンタの巡回位相をきめることができ、この結果、各
出力ハィウエイ上のフレーム位相を任意に設定可能にあ
る。しかも、この場合も、出力カウンタの内容をそのま
ま保持メモリの読出しアドレスにするという簡単な構成
で上記の特徴を実現可能である。以上の実施例では、通
話路メモリ３２−１，３２−２，・・・・・・・・・・
・・・・・３２−ｋおよび分配回路３９だけがフレーム
周期当り最大ｎ（ｋ＋１）回の動作を要するのを除けば
、保持メモリ３５−１，３５−２，・・・・・・・・・
・・・・・・，３５−ｋ、入ヵカゥ，夕３３−１，３３
−２，・・・・・・・・・・・・・・・，３３−ｋ、出
力カウンタ３６−１，３６−２，・・・・・−・・・・
・・・・・，３６−ｋ等はすべてフレーム周期当りｎ回
の動作におさえることができる。一般に高速回路はＣＭ
Ｌ（ＣｕｒｒｅｎｔＭＯｄｅＬＯｇｉｃ）等の高価で、
かつ、所要電力の大きな素子を必要とするから、上記の
ようにその使用を最低限におさえることにより経済性が
得られるほか実装上の放熱対策を緩和できる等の利点が
生ずる。また、本発明を適用すれば各々の入カハイウエ
イ上のフレーム相互の関係の制約が少なく、かつ、次段
の要求条件に応じて、各々の出力ハイウエイ上のフレー
ム位相を自由に調整できるＣスィツチが構成できるから
、この種のスイツチを組み合せて大規模な通話路網を作
る場合、機器の配置、や布線長に制約を課すことなく構
成できる利点がある。
せる必要はなく、しかも、単に各々のカウンタの値を直
接通話路メモリのアドレスとするという簡単な論理で、
フレーム内の通話路番号と通話路メモリ内のアドレスを
一致させた形で入力隣報の記憶が可能である。また出力
ハイウエィごとに別々に出力カウンタを設けているため
各出力カウンタの初期値を適当に定めることによつて該
カウンタの巡回位相をきめることができ、この結果、各
出力ハィウエイ上のフレーム位相を任意に設定可能にあ
る。しかも、この場合も、出力カウンタの内容をそのま
ま保持メモリの読出しアドレスにするという簡単な構成
で上記の特徴を実現可能である。以上の実施例では、通
話路メモリ３２−１，３２−２，・・・・・・・・・・
・・・・・３２−ｋおよび分配回路３９だけがフレーム
周期当り最大ｎ（ｋ＋１）回の動作を要するのを除けば
、保持メモリ３５−１，３５−２，・・・・・・・・・
・・・・・・，３５−ｋ、入ヵカゥ，夕３３−１，３３
−２，・・・・・・・・・・・・・・・，３３−ｋ、出
力カウンタ３６−１，３６−２，・・・・・−・・・・
・・・・・，３６−ｋ等はすべてフレーム周期当りｎ回
の動作におさえることができる。一般に高速回路はＣＭ
Ｌ（ＣｕｒｒｅｎｔＭＯｄｅＬＯｇｉｃ）等の高価で、
かつ、所要電力の大きな素子を必要とするから、上記の
ようにその使用を最低限におさえることにより経済性が
得られるほか実装上の放熱対策を緩和できる等の利点が
生ずる。また、本発明を適用すれば各々の入カハイウエ
イ上のフレーム相互の関係の制約が少なく、かつ、次段
の要求条件に応じて、各々の出力ハイウエイ上のフレー
ム位相を自由に調整できるＣスィツチが構成できるから
、この種のスイツチを組み合せて大規模な通話路網を作
る場合、機器の配置、や布線長に制約を課すことなく構
成できる利点がある。
第１図は、従来のＣスイツチの構成例を示す図面、第２
図は、従来のＣスイツチのほかにＳスイツチをも組み合
せて大規模通話路網を構成する場合のフレーム同期の必
要性を説明する図面、第３図は本発明の一実施例を示す
図面、第４図は、第３図に示す実施例に必要なパルスの
発生時点を示すタイムチヤート、第５図は第３図の実施
例で使われる保持メモリの語構成を示す図面、第６図ａ
及びｂはそれぞれ、１つの入カハイウエイにおける８ビ
ツト並列信号と、パルスｗ及びＲｌ，Ｒ２，．・・・・
・・・・・・・・・・，Ｒｋとの関係を示す動作タイミ
ング図である。 ３０−１〜３０−ｋ；入カハイウエイ、３１−１〜３１
−ｋ；出力ハイウエイ、３２−１〜３２一ｋ；通話路メ
モｌ八 ３３−１〜３３−ｋ；入力カウンタ、３４−１
〜３４−ｋ：ゲート回路、３５−１〜３５−ｋ；保持メ
モリ、３６−１〜３６〜ｋ；出力カウンタ。
図は、従来のＣスイツチのほかにＳスイツチをも組み合
せて大規模通話路網を構成する場合のフレーム同期の必
要性を説明する図面、第３図は本発明の一実施例を示す
図面、第４図は、第３図に示す実施例に必要なパルスの
発生時点を示すタイムチヤート、第５図は第３図の実施
例で使われる保持メモリの語構成を示す図面、第６図ａ
及びｂはそれぞれ、１つの入カハイウエイにおける８ビ
ツト並列信号と、パルスｗ及びＲｌ，Ｒ２，．・・・・
・・・・・・・・・・，Ｒｋとの関係を示す動作タイミ
ング図である。 ３０−１〜３０−ｋ；入カハイウエイ、３１−１〜３１
−ｋ；出力ハイウエイ、３２−１〜３２一ｋ；通話路メ
モｌ八 ３３−１〜３３−ｋ；入力カウンタ、３４−１
〜３４−ｋ：ゲート回路、３５−１〜３５−ｋ；保持メ
モリ、３６−１〜３６〜ｋ；出力カウンタ。
Claims (1)
- 【特許請求の範囲】 １ 複数の入力ハイウェイおよび出力ハイウェイに結合
する通話路メモリと、該通話路メモリの読み出しアドレ
スを指定することにより入力ハイウェイ上の通話路と出
力ハイウェイ上の通話路とを関連づける保持メモリと、
通話路メモリの書き込みアドレスと保持メモリのアドレ
スを指定するカウンタ手段とを有し、複数の入力ハイウ
ェイ上の任意の通話路を複数の出力ハイウェイ上の任意
の通話路へ弁閉そくで交換接続する時分割通話路スイッ
チ回路において、前記保持メモリが出力ハイウエイ対応
に分割配置され、かつ各保持メモリ毎にそのアドレスを
指定する出力カウンタがもうけられることを特徴とする
時分割通話路スイッチ回路。 ２ 前記出力カウンタの巡回位相が各々独立に制御され
もつて各出力ハイウェイ上のフレーム位相が独立に調節
されることを特徴とする特許請求の範囲第１項の時分割
通話路スイッチ回路。 ３ 通話路メモリが入力ハイウェイ対応に分割して配置
され、かつ各通話路メモリ毎にもうけられ該メモリのア
ドレスを指定する入力カウンタが対応する入力ハイウェ
イのフレーム位相に同期して巡回し、該入力カウンタの
内容をアドレスとして対応する入力ハイウェイからの受
信情報を対応する通話路メモリに書き込むことを特徴と
する特許請求の範囲第１項の時分割通話路スイッチ回路
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54105520A JPS5917596B2 (ja) | 1979-08-21 | 1979-08-21 | 時分割通話路スイッチ回路 |
| US06/177,454 US4392224A (en) | 1979-08-21 | 1980-08-12 | Speech path switching system in time-divisional electronic telephone switching system |
| DE19803031080 DE3031080A1 (de) | 1979-08-21 | 1980-08-16 | Sprechwegschaltsystem bei einem zeitaufgeteilten elektronischen telefonvermittlungssystem |
| GB8026856A GB2056819B (en) | 1979-08-21 | 1980-08-18 | Time slot switching system in a time division electronic telephone switching system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54105520A JPS5917596B2 (ja) | 1979-08-21 | 1979-08-21 | 時分割通話路スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5630385A JPS5630385A (en) | 1981-03-26 |
| JPS5917596B2 true JPS5917596B2 (ja) | 1984-04-21 |
Family
ID=14409869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54105520A Expired JPS5917596B2 (ja) | 1979-08-21 | 1979-08-21 | 時分割通話路スイッチ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4392224A (ja) |
| JP (1) | JPS5917596B2 (ja) |
| DE (1) | DE3031080A1 (ja) |
| GB (1) | GB2056819B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3122230A1 (de) * | 1981-06-04 | 1982-12-23 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung fuer zeitmultiplex-fernmeldevermittlungsanlagen, insbesondere pcm-fernsprechvermittlungsanlagen, mit zeitmultiplexleitungen, deren zeitkanaele teils fuer nachrichtenverbindungen und teils zur uebertragung von signalisierungsinformationen dienen |
| DE3122300A1 (de) * | 1981-06-04 | 1982-12-23 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung fuer zeitmultiplex-fernmeldevermittelungsanlagen, insbesondere pcm-fernsprechvermittlungsanlagen, mit zeitmultiplexleitungen, deren zeitkanaele teils fuer nachrichtenverbindungen und teils fuer nachrichtenverbindungen und teils zur uebertragung von signalisierungsinformationen dienen |
| US4488290A (en) * | 1982-08-04 | 1984-12-11 | M/A-Com Linkabit, Inc. | Distributed digital exchange with improved switching system and input processor |
| JPS59158190A (ja) * | 1983-02-26 | 1984-09-07 | Nippon Telegr & Teleph Corp <Ntt> | 時間スイツチ回路 |
| JPS6041385A (ja) * | 1983-08-15 | 1985-03-05 | Nippon Telegr & Teleph Corp <Ntt> | 時間スイツチ回路 |
| US4525831A (en) * | 1983-06-22 | 1985-06-25 | Gte Automatic Electric Inc. | Interface arrangement for buffering communication information between a transmitting and receiving stage of a time-space-time digital switching system |
| US4521880A (en) * | 1983-12-06 | 1985-06-04 | At&T Bell Laboratories | Time-slot interchanger for fast circuit switching |
| JPS61269489A (ja) * | 1985-05-24 | 1986-11-28 | Kokusai Denshin Denwa Co Ltd <Kdd> | 時分割通話路スイッチ |
| US5278832A (en) * | 1990-12-20 | 1994-01-11 | Motorola, Inc. | Method and apparatus for controlling the timing within a transceiver |
| AT403294B (de) * | 1994-10-10 | 1997-12-29 | Holderbank Financ Glarus | Verfahren zum aufarbeiten von müll oder von metalloxidhaltigen müllverbrennungsrückständen sowie vorrichtung zur durchführung dieses verfahrens |
| GB2326305A (en) * | 1997-06-13 | 1998-12-16 | Schlumberger Ind Ltd | Local exchange testing |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3678205A (en) * | 1971-01-04 | 1972-07-18 | Gerald Cohen | Modular switching network |
| NL7110444A (ja) * | 1971-07-29 | 1973-01-31 | Philips Nv | |
| DE2148994C2 (de) * | 1971-09-30 | 1973-09-27 | Siemens Ag, 1000 Berlin U. 8000 Muenchen | Verfahren zur Vermittlung von PCM Si gnalen eines PCM Zeitmultiplex Fernmeldenetzes |
| SE427609B (sv) * | 1976-02-17 | 1983-04-18 | Thomson Csf | Symmetrisk tidsmultiplexmatris och veljarnet innehallande en dylik matris |
-
1979
- 1979-08-21 JP JP54105520A patent/JPS5917596B2/ja not_active Expired
-
1980
- 1980-08-12 US US06/177,454 patent/US4392224A/en not_active Expired - Lifetime
- 1980-08-16 DE DE19803031080 patent/DE3031080A1/de active Granted
- 1980-08-18 GB GB8026856A patent/GB2056819B/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4392224A (en) | 1983-07-05 |
| GB2056819A (en) | 1981-03-18 |
| DE3031080C2 (ja) | 1988-11-10 |
| JPS5630385A (en) | 1981-03-26 |
| DE3031080A1 (de) | 1981-03-26 |
| GB2056819B (en) | 1984-01-25 |
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