JP2509089B2 - 時分割通話路スイツチ回路 - Google Patents

Description

【発明の詳細な説明】 （発明の技術分野） 本発明は、サブチャネル多重化された通話路情報の交
換を実現するための時分割通話路スイッチ回路の構成に
関する。

（従来技術とその問題点） サービス総合サービス網（ISDN）用の交換機において
は、サブチャネル多重化された通話路情報を能率よく交
換することのできる大規模な通話路スイッチ回路が必要
となる。

まず、サブチャネル多重化された通話路情報の交換
（以下「サブチャネル交換」という）の概念を図３を用
いて説明する。

図３（ａ）において、11はサブチャネル交換を実現す
るスイッチ、14は複数の入力ハイウェイ16を１本の入力
二次ハイウェイ12にまとめる多重化回路、15は１本の出
力二次ハイウェイ13を複数の出力ハイウェイ17に分配す
る分配回路である。12及び13の入力及び出力二次ハイウ
ェイは、各々図３（ｂ）及び（ｃ）に示すように、時分
割周期Ｔ秒（通常のPCM通信ではＴ＝125μｓ）内に、ｘ
ビットのサブチャネルｍ個から構成するチャネルをｎ個
時分割多重化して伝送するものである。

図３のような構成において、サブチャネル交換とは、
チャネル内の任意の連続または不連続のｒサブチャネル
（ｍ≧ｒ）を通話路とするディジタル伝送サービスにお
いて、入力二次ハイウェイ12の任意のチャネル（図３
（ｂ）ではｉ）の任意のサブチャネル（図３（ｂ）では
ｋ〜ｋ＋ｒの連続したｒ個）を、出力二次ハイウェイ13
の任意のチャネル（図３（ｃ）ではｊ）の任意のサブチ
ャネル（図３（ｃ）ではｌ〜ｌ＋ｒの連続したｒ個）に
交換する機能である。

ISDNにおけるサブチャネル交換の例として、ｍ＝８サ
ブチャネル,x＝１ビットの場合があり、ｒの値によって
それぞれ8Kbit/s（ｒ＝１）,16Kbit/s（ｒ＝２）,32Kbi
t/s（ｒ＝４）等のサブチャネルを単位とした交換サー
ビス提供する。また、ｍ＝６サブチャネル,x＝８ビット
の場合は、広帯域交換サービスとして64Kbit/s（ｒ＝
１）から384Kbit/s（ｒ＝６）までのサブチャネル（64K
bit/S）を単位とした任意のビットレートの交換接続を
提供する。

従来、このようなサブチャネル交換を実現するスイッ
チ回路として、図４に示す構成のものが一般には知られ
ている。図４（ａ）において、21は通話路メモリで、１
フレーム（Ｔ秒）に対応するｎ・ｍサブチャネル分の容
量を有する。22及び23は入力及び出力二次ハイウェイ、
24は多重化回路、25は分配回路、26及び27は入力及び出
力ハイウェイである。28はカウンタでフレーム周期Ｔの
時間内にT/nmのクロックで１〜nmまでの登算を行なう。
29は制御メモリで通話路メモリ21のアドレスを記憶する
nm語の容量を有する。以下図４（ａ）と、通話路メモリ
21への書込み・読出しサイクルを示す図４（ｂ）によ
り、本スイッチ回路の動作を説明する。カウンタ28は入
力二次ハイウェイ22のフレーム周期に同期している。即
ち、入力二次ハイウェイ22上にｉチャネル内ｋサブチャ
ネルの情報が送られているとき、カウンタ28の内容は、
ｍ（ｉ−１）＋ｋとなっており、この内容をアドレスと
して通話路メモリ21に入力二次ハイウェイ22の情報をシ
ーケンシャルに書込むことにより、周期Ｔの終了時には
通話路メモリ21に全てのチャネル・サブチャネル情報が
書込まれる。一方、制御メモリ29には、通話路メモリ21
から情報をランダムに読出すためのアドレスが記憶され
ている。例えば、出力二次ハイウェイ23のｊチャネル内
ｌサブチャネルに対応する番地（ｍ（ｊ−１）＋ｌ）
に、ｍ（ｉ−１）＋ｋが記憶されているならば、カウン
タ28の内容が（ｍ（ｊ−１）＋ｌ）となった時、この内
容をアドレスとして制御メモリ29のｍ（ｊ−１）＋ｌ番
地の内容〔ｍ（ｉ−１）＋ｋ〕を読出し、さらにこのｍ
（ｉ−１）＋ｋをアドレスとして通話路メモリ21の内容
を読出すことにより、入力二次ハイウェイ22上のｉチャ
ネル内ｋサブチャネルの情報を出力二次ハイウェイ23上
のｊチャネル内ｌサブチャネルへ交換することができ
る。

上記の従来技術による回路構成には、通話路メモリ21
及び制御メモリ29として極めて高速なメモリ素子が要求
されるという欠点がある。すなわち、上記の説明でも明
らかなように、通話路メモリ21には、フレーム周期Ｔ内
に書込みをnm回と読出しをnm回の合計して2nm回の動作
が必要である。また、制御メモリ29についてもnm回の読
み出しが必要である。従って、この回路構成では、メモ
リ素子の動作速度ｉがT/2nmより小さくなければならな
いという条件（ｉ≦T/2nm）により、スイッチ回路の容
量（チャネル数×サブチャネル数＝ｎ・ｍ）を大きくで
きないという欠点がある。

（発明の目的と特徴） 本発明は、上記従来技術の欠点に鑑みなされたもの
で、動作速度に制限があるメモリ素子を用いても、大容
量スイッチの実現を可能とする時分割通話路スイッチ回
路の構成を提供するものであり、その特徴は、時間スイ
ッチと選択回路を複数配置し、時間スイッチへ並列・重
複書込み及び独立読出しを行い、選択回路により所望の
通話路情報を選択することにより、入側の任意のサブチ
ャネルと出側の任意のサブチャネルを非閉そくで交換せ
しめることにある。

（実施例） 以下、本発明の一実施例を図１および図２を用いて詳
しく説明する。

図１に本発明の一実施例としての時分割通話路スイッ
チ回路を示す。図１において、39及び44は入力及び出力
二次ハイウェイ、34は多重化回路、35は分配回路、38及
び45は入力および出力ハイウェイである。36及び37は直
並列および並直列変換回路であり、ｍ多重されたサブチ
ャネルを有する入力及び出力二次ハイウェイ39及び44
と、ｍ本の内部ハイウェイ40及び43とを相互に変換す
る。ｍ本の内部ハイウェイ40は、ｍ個の時間スイッチ31
−１〜31〜ｍへの入力ハイウェイ41−１〜41−ｍとな
る。時間スイッチ31−１〜31−ｍからのｍ本の出力ハイ
ウェイ42−１〜42−ｍは、各々選択回路32−１〜32−ｍ
に入力され、その出力が内部ハイウェイ43となる。時間
スイッチ31−１〜31−ｍの内部は、31−ｌについて例示
するように、通話路メモリ31−ｌ−１−１〜31−ｌ−１
−ｍと、Ｔ制御メモリ31−ｌ−２から構成される。選択
回路32−１〜32−ｍの内部は、32−ｌについて例示する
ように、ゲート回路32−ｌ−１と、Ｇ制御メモリ32−ｌ
−２から構成される。33はカウンタであり、時間スイッ
チ31−１〜31−ｍ及び選択回路32−１〜32−ｍにクロッ
クを供給する。

以下、本時分割通話路スイッチ回路の動作を、図３の
例と同じく、入力二次ハイウェイ40上のｉチャネル内ｋ
サブチャネルの情報を、出力二次ハイウェイ43上のｊチ
ャネル内ｌサブチャネルへ交換する例をとって説明す
る。なお、説明では、入力ｉチャネル内ｋサブチャネル
から出力ｊチャネル内ｌサブチャネルへの片方向の交換
動作について、図１に示すｌ番目の時間スイッチ31−ｌ
と選択回路32−ｌの構成及び動作を述べる。また、説明
を容易にするため、図２に示す39,40,41,42,43及び44の
各々のハイウェイのチャネル−サブチャネル収容図を使
用する。

本時分割通話路スイッチ回路は、以下のように動作す
る。

（１） 入力二次ハイウィイ39の直列形式（図２
（ａ））は、直並列変換回路36により、ｍ本の内部ハイ
ウェイ40に並列化され（図２（ｂ）、さらにｍ個の時間
スイッチ31−１〜31−ｍにそれぞれ重複して入力され
る。（図２（ｃ）） （２） ｌ番目の時間スイッチ31−ｌでは、図１に示す
ように、入力されたｍ本のハイウェイ41−ｌに対応し
て、ｎチャネル×ｘビットの容量を持つｍ個の通話路メ
モリ31−ｌ−１−１〜31−ｌ−１−ｍが設けられてい
る。ここで、カウンタ33はT/nのクロックで１〜ｎまで
登算しており、この動作に伴い、通話路メモリに入力ハ
イウェイの情報がシーケンシャルに書込まれる。従っ
て、通話路メモリ31−ｌ−−１にはサブチャネル１の情
報、31−ｌ−１−２にはサブチャネルの情報というよう
に書込まれ、ｋ番目の通話路メモリ31−ｌ−１−ｋには
サブチャネルｋの情報が書込まれる。従って、時間スイ
ッチ31−1,…,31−l,31−ｍには並列化されたｍ本の内
部ハイウェイ40の情報が並列に重複して記憶されたこと
になる。

（３） 一方、Ｔ制御メモリ31−ｌ−２のｊ番地にはｉ
が記憶されているものとする。カウンタ33の内容がｊと
なった時、Ｔ制御メモリ31−ｌ−２のｊ番地の内容
（ｉ）を読出し、さらに通話路メモリ31−ｌ−１−１〜
31−ｌ−１−ｍのｉ番地の内容を読出すことにより、時
間スイッチ31−ｌの出力ハイウェイ42−ｌ上のｊチャネ
ルに入力ハイウェイ41−ｌのｉチャネルの情報がこれに
より、チャネルｉからチャネルｊへの交換が行われたこ
とになる。（図２（ｄ）） （４） 次に、このハイウェイ42−ｌは図１に示すよう
にｌ番目の選択回路32−ｌに入力される。Ｇ制御メモリ
32−ｌ−２のｊ番地にはこの場合サブチャネルｋからサ
ブチャネルｌへの交換のためｋが記憶されているので、
ゲート回路32−ｌ−１は、ｊチャネルのクロック時にｋ
番目の入力ハイウェイの情報を出力ハイウェイ43に送出
する。これにより、サブチャネルｋからサブチャネルｌ
への交換が行われたことになる。（図２（ｅ）） （５） 並直列変換回路37は、ｍ個の選択回路からのハ
イウェイを再び直列形式のハイウェイ44に変換する。
（図２（ｆ））以上の動作により、ｌ番目の時間スイッ
チ31−ｌと選択回路32−ｌにより、出力二次ハイウェイ
44上のｊチャネル内ｌサブチャネルへ、入力二次ハイウ
ェイ40上のｊチャネル内ｋサブチャネルの情報を交換し
たことになる。

（６） 以上の説明では、一つのチャネル内の１つのサ
ブチャネルの交換について示したが、この動作は任意の
チャネル内のｍサブチャネル多重の任意のサブチャネル
に対して同一であり、また、出力側の一つのチャネル
（例えばｊチャネル）内の他のサブチャネルに対しても
並列動作が可能であるため、任意のチャネル間で複数の
連続または不連続の任意のサブチャネルの交換が実現で
きる。

（発明の効果） 本時分割スイッチ回路のサブチャネル交換の機能自体
は図４に示した従来のスイッチ回路と同じである。しか
しながら、図４の構成では通話路メモリにT/2nm,制御メ
モリにT/nmの動作速度が必要であったのに対して、図１
に示した本構成ではそれぞれT/2m,T/nで良い。従って、
本発明の構成を採用することにより、従来の構成法に比
べて、同一速度のメモリを使用する場合ｍ倍の容量を有
するスイッチを構成することが可能となり、大容量のサ
ブチャネル多重化通話路交換用スイッチを実現すること
ができる。また、同一のスイッチ容量の下では、従来の
構成法に比べてより低速のメモリ素子の使用が可能とな
り、集積度が高く発熱量の少ないMOS素子の使用による
スイッチの小形化，低価格化を実現することができる。

【図面の簡単な説明】

図１は本発明の時分割スイッチ回路の実施例を示す図、
図２はその動作説明のための図、図３はサブチャネル交
換の原理を説明する図、図４は従来の時分割通話路スイ
ッチ回路の説明図である。 11……スイッチ、12,22,39……入力二次ハイウェイ、1
3,23,44……出力二次ハイウェイ、14,24,34……多重化
回路、15,25,35……分配回路、16,26,38……入力ハイウ
ェイ、17,27,45……出力ハイウェイ、21……通話路メモ
リ、28,33……カウンタ、29……制御メモリ、36……直
並列変換回路、37……並直列変換回路、40,43……内部
ハイウェイ、31−１〜31−ｍ……時間スイッチ、41−１
〜41−ｍ……入力ハイウェイ、42−１〜42−ｍ……出力
ハイウェイ、32−１〜32−ｍ……選択回路、31−ｌ−１
−１〜31−ｌ−１−ｍ……通話路メモリ、31−ｌ−２…
…Ｔ制御メモリ、32−ｌ−１……ゲート回路、32−ｌ−
２……Ｇ制御メモリ。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】各チャネルがｍ（ｍは２以上の整数）サブ
   チャネルを有するｎ（ｎは２以上の整数）チャネルが時
   分割多重化された入力ハイウェイ上の任意の入力チャネ
   ルｉに収容される任意の被交換サブチャネルｋを、時分
   割多重化される出力ハイウェイ上の任意の出力チャネル
   ｊの任意の交換先サブチャネルｌに交換接続する時分割
   通話路スイッチ回路において、 前記入力ハイウェイを前記サブチャネル毎に並列化され
   た前記サブチャネル数ｍに等しい数の内部ハイウェイに
   変換する直並列変換回路と、前記チャネル数ｎに等しい
   容量を有した前記サブチャネル数ｍに等しい個数の通話
   路メモリを有し前記並列化された内部ハイウェイの情報
   を並列に重複して記憶し前記入力チャネルｉを前記出力
   チャネルｊに時分割接続するサブチャネル数ｍに等しい
   個数の時間スイッチと、該ｍ個の時間スイッチに対応し
   て設けられ該ｍ個の時間スイッチのうちの前記交換先サ
   ブチャネルｌに対応する時間スイッチ内の前記被交換サ
   ブチャネルｋに対応する通話路メモリの出力を選択する
   ｍ個の選択回路手段と、該ｍ個の選択回路手段の各出力
   を時分割多重化して得られた出力を前記出力ハイウェイ
   に送出する並直列変換回路とを備えたことを特徴とする
   時分割通話路スイッチ回路。