JPH0817402B2 - 広帯域時分割交換方式 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子交換システムに関し、特に64Kb/sから１
次群速度程度までの64Kb/s×Ｎの多元トラフィックを扱
うための広帯域時分割交換スイッチ制御方式に関する。

〔従来の技術〕

従来、時分割スイッチはハイウェイの上の１フレーム
分の情報を全てメモリに書込み、その情報を順序を入れ
換えて読出すことによりスイッチングを実行している
が、書込み動作と読出し動作を行う為、多元トラフィッ
ク（64Kb/s×Ｎ）を通常の64Kb/sの時分割スイッチで制
御しようとすると、入力側の信号順序と出力側の信号順
序とにおいて順序保存が不可能となる。

第６図は従来のＴ−Ｓ−Ｔ（時分割−空間分割−時分
割）３段構成の標準的な時分割スイッチの構成を示す。
第７図は第６図における128多重時分割１次スイッチ（P
SW0）の構成を示し、第８図は動作説明図を示す。各図
を参照して時分割スイッチの基本動作を説明すると、第
７図にて32chに多重化された各回線（HW0〜HW3）からの
情報は第８図に示す如くタイミングＡにて一旦レジスタ
（Reg0〜Reg3）に蓄積される。これらの情報は書込みア
ドレスカウンタ（WAC）に同期し、メモリスイッチ読出
し／書込タイミングの書込タイミング（Ｗ）においてメ
モリスイッチ（MS）のWACに示されるアドレスへ時分割
にて記憶される。この動作を125μｓを１周期として繰
返している。一方、制御メモリ（CM）においては出力タ
イムスロット値を表わす読出しアドレスカウンタ（RA
C）に同期して制御メモリ読出し／書込みタイミングの
読出しタイミング（Ｒ）の時、制御メモリ（CM）の内容
を読出す様に構成してあり、制御メモリ（CM）からの読
出しデータに基づきメモリスイッチ（MS）に対して読出
し動作を行う事により、任意の入力側タイムスロット
（HWX・CHX）情報を任意の出力側タイムスロット（TSX
X）に出力可能となる。第８図はHW0・CH0の入力情報を
出力タイムスロット３（TS3）へ出力される場合を示し
ている。

〔発明が解決しようとする課題〕

ここで、第７図に示す時分割スイッチを使って64Kb/S
×３の広帯域スイッチングを行う場合を考えると、第９
図（Ａ）に示す192Kb/s（64Kb/s×３）の情報が第７図
において回線HW0を経由して時分割スイッチに到達し、
第９図（Ｂ）で示すタイミングにてメモリスイッチ（M
S）へ書込まれる時、出側のタイムスロットを無条件に
選択すると、出力側タイムスロットに伝達される192Kb/
sの情報は第９図（Ｃ），（Ｄ），（Ｅ）の場合が例と
して考えられるが、第９図（Ｃ）以外は情報の順序が保
証されなくなる。

この点について詳述すると、64Kb/s以上の伝送速度を
もつデータ端末を64Kb/sの交換機に接続してデータ伝送
を行う場合、一連のデータが１フレーム内の２回線分以
上のデータに分割され別々に伝送されることになる（64
Kb/s×３なら３回線分）。これら別々のデータ群は同一
フレーム内で密接な関係や連続性を持つために、時分割
スイッチの入出力においても同一フレーム内となること
が必要である。本願発明においては、以下このような一
連のデータを多元データという。

今、第９図（Ａ）に示すように１フレーム内に関連性
を持った３つのデータA,B,Cすなわち64Kb/s×３の多元
データがそれぞれ入力回線のチャネル（以下CHと略す）
番号No.0,No.1およびNo.2にあり、これらの回線が第９
図（Ｂ）のように集束されて入力された時分割スイッチ
で空の出力側タイムスロット（以下OTSと略す）番号No.
1,6,11を選択して各データA1,B1,C1がそれぞれ挿入され
て出力される（第９図（Ｃ））と、これらデータは同一
フレーム内に出力され関連性は保存される。しかしなが
ら、第９図（Ｄ）に示すように、64Kb/sの３つのデータ
Ａ〜Ｃの出力にそれぞれOTS No.1,3,11がそれぞれ選択
されると、データＢのメモリスイッチへの書き込みが読
み出し（すなわちOTS No.3への挿入）に間に合わないた
め、OTS No.3には常に前フレーム（１周期前）のデータ
Ｂが出力されることとなり、データＡ〜Ｃ間の順序が保
証されず、受信側のデータ端末で関連性を維持できなく
なる。同様に第９図（Ｅ）ではデータB,Cが常に１フレ
ーム前のデータとなる。時分割スイッチにおいて、第９
図（Ｃ）のように、常に同一フレーム内でメモリスイッ
チへの書き込みの後に読み出しを行なえるよう出力側タ
イムスロットを選択するようにソフトウェアのアルゴリ
ズムを作成すればこのような64Kb/s×ｎの多元データの
交換でも順序，関連性は保存されるが、空きタイムスロ
ット選択における処理時間の増大およびブロック率の増
加をきたし、その結果、交換機自体の処理能力を低減さ
せることとなる。

一方、メモリスイッチを２個用いて一方が書き込みモ
ードのときは、一方を読み出しモードにするようなダブ
ルバッファ構成の時分割スイッチの一例が同一出願人に
よる特願昭63−108647号（特開昭64−194660号広報）に
記載されている。このような時分割スイッチを用いて上
述の64Kb/s×ｎの交換を行った場合は各データの順序
性，関連性は保存できる。

しかしながら、このシステムにおいては各時分割スイ
ッチ内に必ず２個のメモリスイッチを必要とするため、
システム全体が高価となる。また、２重化されていない
従来の時分割スイッチを採用してすでに構築されている
ネットワーク網においては、すべての時分割スイッチを
取り換えあるいは２重バッファ化に改造しなければなら
ず、多元データのトラフィック量が小さいネットワーク
ではコストがかかりすぎて不利益を被るという問題点が
ある。

本発明の目的は、時分割通話路上の１フレーム内に関
連性のあるデータが２個以上分割して存在するとき（す
なわち、64Kb/s×ｎ交換）に、従来の交換機を用いたネ
ットワークでも、データの関連性を保証しかつ交換機の
処理能力を低下させない時分割交換方式を提供すること
にある。

〔課題を解決するための手段〕

本発明は、Ｋビットの送信データおよびＬビット（Ｌ
≧２）の制御用データを交換する時分割交換機を備える
時分割交換システムにおいて、 １フレーム内で一連のデータを構成する前記Ｋビット
×Ｐ（２≦Ｐ≦Ｑ）の多元データを交換するときに、前
記時分割交換機のＱ多重化された入力側ハイウェイに対
してフレーム毎に送出する前記多元データに同期して、
前記多元データの順序補正のための順序情報を前記制御
用データの一部として送信する送信手段を送信側に備
え、 前記交換機のＱ多重化された出力側ハイウェイから前
記多元データを受信し蓄積する少なくとも３面のバッフ
ァメモリと、受信した前記順序情報に基づき前記多元デ
ータを前記少なくとも３面のバッファメモリに順次蓄積
する蓄積手段と、送信側において同一フレーム内に送信
された前記多元データの全てが前記バッファメモリの１
面に蓄積されたときにこのバッファメモリの内容を出力
することにより前記多元データの順序補正を行う順序補
正手段とを受信側に備えたことを特徴とする。

〔実施例〕

第１図を参照すると、本発明の一実施例は、時分割交
換機１と、この交換機１に収容された複数の回線HW0〜H
W4と、この回線に接続したマルチプレクサ80,81および
デマルチプレクサ82,83と、各マルチプレクサ，デマル
チプレクサに各々収容されたデジタル加入者回路（DL
C）60と、広帯域サービス（例えば、64Kb/s×３＝192Kb
/sの多元交換）のためのデータ端末90と、DLC60と端末9
0との間に各々接続されたインタフェース装置70とから
構成される。

交換機１は複数の１次スイッチ（時分割スイッチ）PS
W10〜PSW12と、複数の２次スイッチ（空間分割スイッ
チ）SSW20〜22と、複数の３次スイッチ（時分割スイッ
チ）TSW30〜32と、シリアル／パラレル（S/P）コンバー
タ40と、パラレル／シリアル（P/S）コンバータ50とを
備えている。この交換機１は、時分割交換動作におい
て、第６図に示した従来の交換機と同じであり、従っ
て、１フレーム中の多元データは、出力時にその順序が
保証されない。

各々のS/Pコンバータ40の入力には４本の上り回線HW0
〜HW3が接続されている。各々の回線は通話信号（電話
交換の場合）や送信データ（データ交換の場合）用のデ
ータ線84と、端末間，交換機間あるいは端末−交換機で
やりとりされる制御データ用の制御線85とから構成され
ている（詳細は後に説明する）。一方、各々のP/Sコン
バータ50の出力は４本の下り回線HW0〜HW3に接続されて
いる。

各DLC60から出力される上りの送信データはマルチプ
レクサ80に入力され、多重化されてデータ線84に出力さ
れる。同様に、各DLC60から出力される上りの制御デー
タはマルチプレクサ81に入力され、多重化されて制御線
85に出力される。また、交換機１からの下りの送信デー
タ，制御データはデマルチプレクサ82,83に各々入力さ
れ分離化されて各DLC60に分配される。

次に、第２図を参照して第１図のシステムにおけるデ
ータ転送の概要を説明する。送信側のデータ端末から送
られた送信データは、インタフェース装置70に入力さ
れ、制御データとともにDLC60に出力される。交換機特
有の公知の制御を行うDLC60は、送信データ，制御デー
タを各々マルチプレクサ80,81に入力する。マルチプレ
クサ80,81から回線HW0〜HW3のそれぞれには１フレーム
（125μｓ）ごとに32チャネルに時分割多重化されたデ
ィジタルデータ（１チャネルは８ビット直列データ）が
送られている（第２図（ｃ）〜（ｆ））。各チャネルCH
0〜CH31の８ビットデータは順次S/Pコンバータ40の８ビ
ットレジスタ401〜404に入力され、256KHzのラッチパル
ス（第２図（ｇ））で８ビットパラレルデータとして８
ビットレジスタ405〜408に記憶される。マルチプレクサ
409はこれらのレジスタ405〜408内の８ビットパラレル
データを、１ハイウェイ分の16ビットを1CH分の全デー
タとし１フレーム128チャネルに多重してタイムスロッ
ト番号０〜127のデータとして１次スイッチ10〜12に入
力する（第２図（ｈ），（ｉ））。１次スイッチ10〜12
では公知のごとく中央処理装置（図示せず）の制御に基
づいて、タイムスロット変換が行なわれる。続いて２次
スイッチ20〜22で所望の３次スイッチ30〜32への接続が
行なわれ、この３次スイッチ30〜32でさらにタイムスロ
ット変換が行なわれる。P/Sコンバータ50では第２図と
逆の動作が行なわれる。すなわち、128チャネル多重の1
6ビット並列データはデマルチプレクサ509で32チャネル
多重に分離され８ビットレジスタ501〜508を介して32チ
ャネル多重の直列データに変換され、デマルチプレクサ
82,83で各々分離されて各々のDLC60に送出される。各DL
C60に送られた送信データおよび制御データは対応する
インターフェース装置70に送られ、制御データの制御に
基づいて、送信データが受信側の端末90に送られる。以
上の動作によって、任意の端末間の通信が行なわれる。

このシステムにおいて、端末90から上述したような64
Kb/s×３の多元データを送信すると、交換機１の出力に
おいて多元データの順序は保証されない。したがって、
本実施例のシステムでは、受信側のインタフェース装置
70において、この順序を修正するよう構成している。

第３図を参照して、このインタフェース装置70の詳細
について説明する。この装置70はデータ送信部71とデー
タ受信部72とから構成されている。送信部71は、端末90
から送信すべきデータを受信して蓄えるバッファメモリ
713と、送信用のフレームヘッドパルスおよびクロック
パルス（共に交換機１から送られる）から自装置に送信
用に割り当てられたチャネルを識別し１チャネル分のデ
ータを送信させるチャネル検出回路711と、バッファメ
モリ713から入力された１チャネル分の８ビットデータ
をDLC60に送出するデータ送信回路712と、送信フレーム
が１つ歩進するたびにカウントを１つ歩進させる３進カ
ウンタ714と、このカウンタ714のカウント結果を送信デ
ータと同時に制御データ（８ビット）の内の２ビットデ
ータ（以下これを順序情報という）としてDLC60に送出
する制御データ送信回路715とを備えている。

データ受信部72は、受信用のフレームヘッドパルスお
よびクロックパルスから自装置に受信用に割り当てられ
たチャネルを判別するチャネル検出回路721と、データ
受信用コントローラ722と、DLC60から送られてくるデー
タをフレームごとに記憶するための３面のバッファメモ
リ724,726,728と、これらバッファメモリ対応に設けら
れ各バッファメモリデータが全て蓄えられたか否かを検
知してコントローラ722に通知する検知回路723,725,727
と、受信データと同期した制御データから上述した順序
情報を抽出してコントローラ722に通知する制御データ
受信回路729と、バッファメモリ724,726,728の出力を端
末90に送出するためのインタフェース回路730とを備え
ている。ここで、バッファメモリ724,726,728の各々は
１フレーム分の多元データを全て記憶できるように、少
なくとも８ビット×３エリア＝24ビット分のエリアを有
している。コントローラ722は、検出回路721の出力と、
受信回路729の出力とから各バッファメモリへの書き込
みを制御する。すなわち、受信した順序情報に基づいて
受信データを蓄える１つのバッファメモリを循環的に変
える。詳細は後に説明する。

また、コントローラ722は各検知回路723,725,727の出
力により各バッファメモリの読み出しを制御する。すな
わち、１つの送信フレーム内の多元データのすべてがあ
る１つのバッファメモリに記憶されると、当該バッファ
メモリに対応して設けられている検知回路723,725,727
はこのことをコントローラ722に通知し、この通知を受
けたコントローラ722は当該バッファメモリ内の多元デ
ータをインタフェース回路730を介して端末90に送出す
る。

次に、第１図，第３図〜第５図を参照して具体例を上
げ、本発明の動作を説明する。今、端末90が多元データ
A,B,Cの送信を第Ｎフレームから開始したとする（第３
図）。このとき端末90は、まずインタフェース装置70の
バッファメモリ713に少なくとも１フレーム分のデータ
（24ビット）を送出しておく。チャネル検出回路711で
データを送信すべきチャネル第0,1,2チャネルが各々検
出されると、１チャネル分づつバッファメモリ713から
データが取り出されて、データ送信回路712により送信
される。このとき、３進カウンタ714によりカウントさ
れた順序情報が制御データ送信回路715を介して送信デ
ータと同期して送出される。すなわち、送信開始フレー
ムである第Ｎフレームの３つのデータA0,B0,C0には、順
序情報として「00」が用いられる。次の第（Ｎ＋１）フ
レームでは多元データA1,B1,C1に対応して、１つカウン
ト歩進された「01」が、次の第（Ｎ＋２）フレームでは
多元データA2,B2,C2に対応して「10」が送られる。第
（Ｎ＋３）フレームでは、３進カウンタ714のカウント
が元に戻り、再び「00」になる（第４図）。このように
送られた多元データが、交換機１内において、２つの時
間スイッチ（１次,3次スイッチ）を通過するときに、交
換機の内部タイムスロットの取り方により順序が第４図
に示すようになったとする。すなわち、第Ｎフレーム内
で送信された多元データA0,B0,C0が第Ｍフレームと第
（Ｍ＋１）フレームとにまたがって受信されている。制
御データも多元データと全く同じ順序で受信される。な
お、交換機の性質から、同一フレーム内におけるA,B,C
間の順序が変わることはない。すなわち、送受信とも最
初のチャネルには必ずデータＡが来る。

受信側のインタフェース装置70において、第Ｍフレー
ムから受信を開始したときの動作を詳細に説明する。こ
のインタフェース装置70に受信用として割り当てられて
いる第０〜第２チャネルの各々を検出したとき、チャネ
ル検出回路721はコントローラ722に通知する。コントロ
ーラ722はこの通知と、このときデータ受信と同時に回
路729から通知される順序情報との組み合せにより、そ
のときの受信データをどのバッファメモリのどのエリア
に蓄えるかを決定し、書き込み制御する。詳述すると、
バッファメモリ724,726,728は各々順序情報「00」，「0
1」，「10」に対応している。また、１フレーム内の３
つの受信チャネルにおいて、１番目,2番目,3番目のチャ
ネルは各々のバッファメモリのエリア1,エリア2,エリア
３に対応している。具体的には、第５図に示すように第
Ｍフレームの第０チャネルで受信した多元データA0はバ
ッファメモリ24のエリア１に蓄積される。第Ｍフレーム
の第1,2チャネルでは多元データ、順序情報とも受信さ
れないので何も書き込まれない。次に、第（Ｍ＋１）フ
レームでは、受信データA1はバッファメモリ726のエリ
ア１に蓄積される。一方、データB0,C0は順序情報「0
0」から同じ受信フレームで受信したデータA1よりも前
のフレームのデータであることが判るので、これにより
バッファメモリ724のエリア2,エリア３に各々蓄積され
る。次に、第（Ｍ＋２）フレームでは、データA2はバッ
ファメモリ728のエリア１に蓄積され、データB1,C1はバ
ッファメモリ726のエリア2,エリア３へ各々蓄積され
る。この第（Ｍ＋２）フレームにおいて、バッファメモ
リ724には図示のように、送信用の第Ｎフレームで送信
された３つの多元データA0〜C0が正しい順序で蓄積され
た状態となる。検出回路723はバッファメモリ724の全エ
リアが埋ったことを検出してコントローラ722にこれを
通知する。この通知を受けたコントローラ722はバッフ
ァメモリ724に対して出力を指示し、これにより一連の
多元データA0〜C0がインタフェース回路730を介して端
末90に送出される。その後コントローラ722はバッファ
メモリ724をクリアし、第（Ｍ＋３）フレームでの受信
に備える。以下、同様の手順がくり返され、第（Ｍ＋
３）フレームではデータA1〜C1がバッファメモリ726か
ら出力される。このように、３つのバッファメモリを循
環的に使用することにより多元データの順序が保証され
るので、交換機１には特殊な時間スイッチを用いなくて
も広帯域交換が可能となる。

なお、この実施例では、インタフェース装置70のデー
タ受信用バッファメモリを３面で説明し、また、この３
つのバッファメモリの使い分けのために用いられる順序
情報は８ビット制御データのうちの２ビットを利用する
と説明した。しかしながら、第５図から明らかなよう
に、データ受信用バッファメモリは少なくとも３面（周
一フレームにおいて、２面が書き込みに使われ、１面が
出力に使われる）あれば良く、この面数に応じて順序情
報のビット数が変化することは明らかである。例えば、
順序情報を３ビット使えば、使用可能なバッファメモリ
の面数は2³＝８面までとなる。

また、１つのデータ受信用バッファメモリには少なく
とも１フレーム内の多元データを全て蓄積できるだけの
エリア（実施例では３つ）を備えれば良い。

また、一度、交換機１において呼が設定されると、そ
のとき選択決定された内部タイムスロットは呼が終了す
るまで変わらない。したがって、受信データにおける多
元データの順序関係は通信が終了するまで固定となる。
この性質を利用して、データ送受信開始時に始めの数フ
レームの順序情報を監視してそのパターンを認識すれ
ば、その後は逐一順序情報を送信しなくてもコントロー
ラ722においてデータ受信バッファメモリの制御が可能
となる。

〔発明の効果〕

以上説明したように本発明によれば、特殊な時分割ス
イッチを構成することなくタイムスロットをランダムに
選択しても広帯域交換が行える。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図のデータ伝送の概略を説明するタイムチャート、
第３図は第１図の詳細を説明するブロック図、第４図お
よび第５図は第１図の動作説明図、第６図は時分割交換
システムにおける標準的な３段スイッチング構成を示す
ブロック図、第７図は従来の時分割スイッチを示すブロ
ック図、第８図および第９図は従来の動作を説明するタ
イムチャートである。 １……時分割交換機、10〜12,30〜32……時分割スイッ
チ、20〜22……空間分割スイッチ、HW0〜HW3……回線、
60……ディジタル加入者回路、70……インタフェース装
置、90……データ端末、71……データ送信部、72……デ
ータ受信部。

Claims (4)

【特許請求の範囲】
1. 【請求項１】Ｋビットの送信データおよびＬビット（Ｌ
   ≧２）の制御用データを交換する時分割交換機を備える
   時分割交換システムにおいて、 １フレーム内で一連のデータを構成する前記Ｋビット×
   Ｐ（２≦Ｐ≦Ｑ）の多元データを交換するときに、前記
   時分割交換機のＱ多重化された入力側ハイウェイに対し
   てフレーム毎に送出する前記多元データに同期して、前
   記多元データの順序補正のための順序情報を前記制御用
   データの一部として送信する送信手段を送信側に備え、 前記交換機のＱ多重化された出力側ハイウェイから前記
   多元データを受信し蓄積する少なくとも３面のバッファ
   メモリと、受信した前記順序情報に基づき前記多元デー
   タを前記少なくとも３面のバッファメモリに順次蓄積す
   る蓄積手段と、送信側において同一フレーム内に送信さ
   れた前記多元データの全てが前記バッファメモリの１面
   に蓄積されたときにこのバッファメモリの内容を出力す
   ることにより前記多元データの順序補正を行う順序補正
   手段とを受信側に備えたことを特徴とする広帯域時分割
   交換方式。
2. 【請求項２】前記順序情報は前記バッファメモリの各面
   に対応して設定され、前記蓄積手段では受信した前記多
   元データを、このデータとともに受信した前記順序情報
   が示すバッファメモリの面に蓄積することを特徴とする
   請求項（１）記載の広帯域時分割交換方式。
3. 【請求項３】前記送信手段は、送信フレーム毎に歩進す
   るＲ進カウンタ（Ｒ≧３）を含み、前記順序情報はこの
   カウンタの出力をコード化したデータであり、かつ、前
   記バッファメモリの面数がＲ面であることを特徴とする
   請求項（２）記載の広帯域時分割交換方式。
4. 【請求項４】前記蓄積手段は受信した前記多元データ
   を、前記Ｒ面のバッファメモリを循環的に使用して蓄積
   させることを特徴とする請求項（３）記載の広帯域時分
   割交換方式。