JP2595503B2 - 時分割多重時間スイッチ制御方式 - Google Patents
時分割多重時間スイッチ制御方式Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は時分割交換用の時分割多重時間スイッチ制御
方式、特に多様な速度の各種トラヒックを多元的に取り
扱う時分割多重時間スイッチの制御方式に関する。
方式、特に多様な速度の各種トラヒックを多元的に取り
扱う時分割多重時間スイッチの制御方式に関する。
現在、ディジタル総合サービス網（ISDN:Integrated
Service Digital Network）に関する検討が国の内外に
おいて精力的に進められている。ISDNは音声通信のみな
らず、データイメージ，画像など多様な通信サービスを
総合一体的に取り扱う網である。
Service Digital Network）に関する検討が国の内外に
おいて精力的に進められている。ISDNは音声通信のみな
らず、データイメージ，画像など多様な通信サービスを
総合一体的に取り扱う網である。
この場合少ないオーバヘッドで単一網によりこれら多
様な通信サービスを提供できるならば、通信網の簡明
化，保守・運用の一元化など少なからぬメリットがある
と考えられる。また、ISDNでは音声通信の64kb/sあるい
はその1/n,n倍程度のサービスのみならず、画像までを
含めた極めて広い速度範囲の通信サービスの提供が必須
であることも周知の通りであり、これらをできるだけ容
易にかつ画一的に処理できる単一アーキテクチャの交換
機の実現が望まれる。
様な通信サービスを提供できるならば、通信網の簡明
化，保守・運用の一元化など少なからぬメリットがある
と考えられる。また、ISDNでは音声通信の64kb/sあるい
はその1/n,n倍程度のサービスのみならず、画像までを
含めた極めて広い速度範囲の通信サービスの提供が必須
であることも周知の通りであり、これらをできるだけ容
易にかつ画一的に処理できる単一アーキテクチャの交換
機の実現が望まれる。
以上のような考えのもとに極めてひろい速度範囲の各
種通信サービスを回線交換／パケット交換を含めた単一
アーキテクチャの統合交換機で交換する新たな交換方式
「回線／パケット統合交換方式」（特願昭58−044740号
明細書ならびに特願昭58−095169号明細書、以下文献１
及び２と称する）が提案されている。
種通信サービスを回線交換／パケット交換を含めた単一
アーキテクチャの統合交換機で交換する新たな交換方式
「回線／パケット統合交換方式」（特願昭58−044740号
明細書ならびに特願昭58−095169号明細書、以下文献１
及び２と称する）が提案されている。
上記文献１及び２に記載された発明の方式では第４図
に示すように交換機をビルディング・ブロック化した通
信ノードとし、これらを複数のループによって結合し、
特定の通信ノード間にまたがる複数の回線交換呼を例え
ば音声の標本化周期125μsecごとに一つの混合パケット
に組み立てて送受する方法を採用している。
に示すように交換機をビルディング・ブロック化した通
信ノードとし、これらを複数のループによって結合し、
特定の通信ノード間にまたがる複数の回線交換呼を例え
ば音声の標本化周期125μsecごとに一つの混合パケット
に組み立てて送受する方法を採用している。
以下、第４図にて前記文献１及び２による「回線／パ
ケット統合交換方式」について簡単に説明する。ただし
第４図ならびに以下の説明では上記方式に関するパケッ
ト呼の混在で発生する付加部分については本発明の記述
に直接関連しないので省略することとする。
ケット統合交換方式」について簡単に説明する。ただし
第４図ならびに以下の説明では上記方式に関するパケッ
ト呼の混在で発生する付加部分については本発明の記述
に直接関連しないので省略することとする。
第４図で各通信ノード内のINF部（インターフェース
回路）は、交換機に収容される加入者線および局間中継
トランク群からの情報を収容するためのインターフェー
ス機能と、これらの情報をディジタル多重化あるいは多
重分離する機能とを有するものである。また時分割多重
時間スイッチ・メモリ回路Ｔは、INF部から複数ループ
への順方向についてはINF部からのディジタル多重化チ
ャネル内の通話情報を一旦バッファリングすることでチ
ャネル相互の時間位相の変換（時間スイッチ機能）、な
らびに特定通信ノード間にまたがる複数の回線交換呼を
第５図に関連して後述する混合パケット形式に編集する
機能と、複数ループへの送出待合せ機能とを有し、複数
ループからINF部への逆方向については上述の逆機能を
有する。また、図中CMは時間スイッチ制御メモリ回路
で、INF部から上述の時分割多重時間スイッチ・メモリ
回路Ｔへ到来するディジタル多重化された通話情報をタ
イムスロットごとに書き込む番地を、あるいは逆に時分
割多重時間スイッチ・メモリ回路ＴからINF部へディジ
タル多重送出する通話情報をタイムスロットごとに読み
出す番地を指定する機能を有する。
回路）は、交換機に収容される加入者線および局間中継
トランク群からの情報を収容するためのインターフェー
ス機能と、これらの情報をディジタル多重化あるいは多
重分離する機能とを有するものである。また時分割多重
時間スイッチ・メモリ回路Ｔは、INF部から複数ループ
への順方向についてはINF部からのディジタル多重化チ
ャネル内の通話情報を一旦バッファリングすることでチ
ャネル相互の時間位相の変換（時間スイッチ機能）、な
らびに特定通信ノード間にまたがる複数の回線交換呼を
第５図に関連して後述する混合パケット形式に編集する
機能と、複数ループへの送出待合せ機能とを有し、複数
ループからINF部への逆方向については上述の逆機能を
有する。また、図中CMは時間スイッチ制御メモリ回路
で、INF部から上述の時分割多重時間スイッチ・メモリ
回路Ｔへ到来するディジタル多重化された通話情報をタ
イムスロットごとに書き込む番地を、あるいは逆に時分
割多重時間スイッチ・メモリ回路ＴからINF部へディジ
タル多重送出する通話情報をタイムスロットごとに読み
出す番地を指定する機能を有する。
また、第４図でD/Iは、通信ノードの時分割多重時間
スイッチ・メモリ回路Ｔと複数ディジタル多重ループ
（複数ループ）とのインターフェース回路で複数ループ
上の空き時間位置に通信ノードからの通話情報を挿入す
る機能（Insert機能）、あるいは逆に自モジュール宛の
通信情報を複数ループ上から分岐する機能（Drop機能）
を有する。
スイッチ・メモリ回路Ｔと複数ディジタル多重ループ
（複数ループ）とのインターフェース回路で複数ループ
上の空き時間位置に通信ノードからの通話情報を挿入す
る機能（Insert機能）、あるいは逆に自モジュール宛の
通信情報を複数ループ上から分岐する機能（Drop機能）
を有する。
第５図は第４図で示した特定の通信ノード間にまたが
る複数の回線交換呼を一つの混合パケットに組み立てて
ループを介して送受する際の混合パケット・フォーマッ
トである。図中、DAは着信通信ノードの番号、SAは発信
通信ノードの番号であり、DAとSAとでヘッダ部を構成す
る。また、CH1〜CHnは、おのおのその時刻に発信通信ノ
ードおよび着信通信ノード間で同時に通話中のｎチャネ
ルの通話メッセージ部である。おのおののチャネル通話
メッセージ部の大きさはその回線交換呼の通信速度に比
例して確保される。例えば音声を例とすると、１混合パ
ケットに含まれる１音声チャネルの情報量を１標本分
（８ビット）とすることが可能である。またこの方式に
より、極めて広い速度範囲の多元通信サービスを画一的
にスイッチングすることができる。
る複数の回線交換呼を一つの混合パケットに組み立てて
ループを介して送受する際の混合パケット・フォーマッ
トである。図中、DAは着信通信ノードの番号、SAは発信
通信ノードの番号であり、DAとSAとでヘッダ部を構成す
る。また、CH1〜CHnは、おのおのその時刻に発信通信ノ
ードおよび着信通信ノード間で同時に通話中のｎチャネ
ルの通話メッセージ部である。おのおののチャネル通話
メッセージ部の大きさはその回線交換呼の通信速度に比
例して確保される。例えば音声を例とすると、１混合パ
ケットに含まれる１音声チャネルの情報量を１標本分
（８ビット）とすることが可能である。またこの方式に
より、極めて広い速度範囲の多元通信サービスを画一的
にスイッチングすることができる。
さて、以上説明した従来の「回線／パケット統合交換
方式」の経済的かつ具体的実現法、特に第４図で示した
時分割多重時間スイッチ・メモリ回路Ｔならびにその制
御回路である時間スイッチ制御メモリ回路CMの経済的か
つ具体的な実現法として、第６図に示す時分割多重時間
スイッチ回路（特願昭58−155581号明細書、文献３）が
提案されている。
方式」の経済的かつ具体的実現法、特に第４図で示した
時分割多重時間スイッチ・メモリ回路Ｔならびにその制
御回路である時間スイッチ制御メモリ回路CMの経済的か
つ具体的な実現法として、第６図に示す時分割多重時間
スイッチ回路（特願昭58−155581号明細書、文献３）が
提案されている。
第６図は第４図で説明した時分割多重時間スイッチ・
メモリ回路Ｔとその制御を行う時間スイッチ制御回路CM
についてその構成の概略と動作を示すブロック図であ
る。但し、第６図では簡単のため時分割多重時間スイッ
チ・メモリ回路Ｔは、第４図でINF部からループ側に信
号の流れる順方向に関連する回路構成の概略を示すもの
で、逆方向に信号の流れる回路は省略されている（逆方
向の回路も構成は順方向とほぼ同様で、動作が丁度逆の
関係になるので容易に推察できる）。
メモリ回路Ｔとその制御を行う時間スイッチ制御回路CM
についてその構成の概略と動作を示すブロック図であ
る。但し、第６図では簡単のため時分割多重時間スイッ
チ・メモリ回路Ｔは、第４図でINF部からループ側に信
号の流れる順方向に関連する回路構成の概略を示すもの
で、逆方向に信号の流れる回路は省略されている（逆方
向の回路も構成は順方向とほぼ同様で、動作が丁度逆の
関係になるので容易に推察できる）。
第６図で時分割多重時間スイッチ・メモリ回路Ｔは、
いわゆるランダム・アクセス・メモリ（RAM）で構成さ
れたメモリ回路２面から成っている。第１のメモリ面は
偶数時間フレームでINF部から受信ディジタル多重化チ
ャネルの各通話情報１フレーム分の書き込みを行い、次
の奇数時間フレームで読み出しを行って第４図で示した
ループ分岐・挿入機能を有するインターフェース回路D/
Iへ送出する。第２のメモリ面はこれとは逆に奇数時間
フレームで通話情報の書き込みを行い次の偶数時間フレ
ームで通話情報の読み出しを行う。これら２面のメモリ
回路へのINF部からのディジタル多重化チャネルの各通
話情報は、入力タイムスロットごとに時間スイッチ制御
メモリ回路CMの指示するメモリ番地へ書き込まれる（ラ
ンダム書き込み）。時間スイッチ制御メモリ回路CMは、
時分割多重時間スイッチ・メモリ回路Ｔの上で、入力チ
ャネルの通話情報が第６図に示す如く、メモリの先頭番
地から順番に通信ノード＃１宛（図中ノード＃１宛）の
通話情報，ノード＃２宛の通話情報，……，ノード＃Ｎ
宛の通話情報となるように、かつ同じ番号（例えば＃
１）の通話ノード宛の通話情報はその時間にｎ呼あれば
これもその中でチャネル＃1,＃2,…，＃ｎ（第５図CH1,
…,CHn）と順番に配列されるように入力タイムスロット
ごとに書き込み番地の指示を出す。
いわゆるランダム・アクセス・メモリ（RAM）で構成さ
れたメモリ回路２面から成っている。第１のメモリ面は
偶数時間フレームでINF部から受信ディジタル多重化チ
ャネルの各通話情報１フレーム分の書き込みを行い、次
の奇数時間フレームで読み出しを行って第４図で示した
ループ分岐・挿入機能を有するインターフェース回路D/
Iへ送出する。第２のメモリ面はこれとは逆に奇数時間
フレームで通話情報の書き込みを行い次の偶数時間フレ
ームで通話情報の読み出しを行う。これら２面のメモリ
回路へのINF部からのディジタル多重化チャネルの各通
話情報は、入力タイムスロットごとに時間スイッチ制御
メモリ回路CMの指示するメモリ番地へ書き込まれる（ラ
ンダム書き込み）。時間スイッチ制御メモリ回路CMは、
時分割多重時間スイッチ・メモリ回路Ｔの上で、入力チ
ャネルの通話情報が第６図に示す如く、メモリの先頭番
地から順番に通信ノード＃１宛（図中ノード＃１宛）の
通話情報，ノード＃２宛の通話情報，……，ノード＃Ｎ
宛の通話情報となるように、かつ同じ番号（例えば＃
１）の通話ノード宛の通話情報はその時間にｎ呼あれば
これもその中でチャネル＃1,＃2,…，＃ｎ（第５図CH1,
…,CHn）と順番に配列されるように入力タイムスロット
ごとに書き込み番地の指示を出す。
以上説明したように時分割多重時間スイッチ・メモリ
回路Ｔへ入力チャネルの通話情報を書き込んだ結果、次
フレームでその内容を先頭番地から逐次ループ側の伝送
速度と整合した速度で読み出し（逐次読み出し）、同一
通信ノード宛の一連の通話情報群ごとに、第５図で示し
たような宛先ノード・アドレスDAならびに発信元ノード
・アドレスSAを付加すれば、所望の混合パケットが形成
できることになる。
回路Ｔへ入力チャネルの通話情報を書き込んだ結果、次
フレームでその内容を先頭番地から逐次ループ側の伝送
速度と整合した速度で読み出し（逐次読み出し）、同一
通信ノード宛の一連の通話情報群ごとに、第５図で示し
たような宛先ノード・アドレスDAならびに発信元ノード
・アドレスSAを付加すれば、所望の混合パケットが形成
できることになる。
時分割多重時間スイッチ・メモリ回路Ｔを偶・奇フレ
ーム用に２面設けた理由は、当業者にはよく知られてい
る「スリップ」という現象を避けるためである（詳しく
は前記文献３参照）。
ーム用に２面設けた理由は、当業者にはよく知られてい
る「スリップ」という現象を避けるためである（詳しく
は前記文献３参照）。
ところで時分割多重時間スイッチ・メモリ回路Ｔ上で
常に先頭番地から通信ノード宛の＃１チャネル，＃２チ
ャネル，……と整然と通話情報を配列して書き込むため
には、通話中の呼の復旧、あるいは新呼の生起に伴っ
て、その都度時間スイッチ制御メモリ回路CMの内容を更
新する必要がある。今、例えば通信ノード＃ｉ宛の＃ｊ
チャネルの呼が復旧した場合、この呼が時分割多重時間
スイッチ・メモリ回路Ｔ上でｋ語を使用、すなわちこの
呼が基本通信速度のｋ倍の通信速度の呼であったとする
と、時分割多重時間スイッチ・メモリ回路Ｔ上でこれよ
り老番に位置するメモリ領域を使用していた各通話チャ
ネルの呼のメモリ使用領域をそれぞれｋ番地繰り上げれ
ばよい。そのためには各入力タイムスロットごとに時間
スイッチ制御メモリCMのメモリ内容を読み出しその結果
を時分割多重時間スイッチ・メモリ回路Ｔへ送出すると
同時に、その結果を復旧した呼が使用していた領域を示
すアドレスと比較し、復旧呼のアドレスより大きい場合
にはその内容をｋだけ減算して元の位置に再書き込みす
ればよい。逆にｋ倍呼の新呼が生起した場合には、時分
割多重時間スイッチ・メモリＴ上の新呼が使用すべき領
域より老番に位置するメモリ領域を使用していた各通話
チャネルの呼のメモリ使用領域をそれぞれｋ番地繰り下
げる必要がある。そのためには、先と同様CMのメモリ内
容のうち、新呼が使用する領域を示すアドレスより大き
いものについて、その内容をｋだけ加算すればよい。第
６図におけるASU（アドレス・シフト・ユニット）は、
図では省略されているが、交換呼処理を司る制御プロセ
ッサからの指示により、上述したようなCMのメモリ内容
の比較および修正演算を行う演算回路である。
常に先頭番地から通信ノード宛の＃１チャネル，＃２チ
ャネル，……と整然と通話情報を配列して書き込むため
には、通話中の呼の復旧、あるいは新呼の生起に伴っ
て、その都度時間スイッチ制御メモリ回路CMの内容を更
新する必要がある。今、例えば通信ノード＃ｉ宛の＃ｊ
チャネルの呼が復旧した場合、この呼が時分割多重時間
スイッチ・メモリ回路Ｔ上でｋ語を使用、すなわちこの
呼が基本通信速度のｋ倍の通信速度の呼であったとする
と、時分割多重時間スイッチ・メモリ回路Ｔ上でこれよ
り老番に位置するメモリ領域を使用していた各通話チャ
ネルの呼のメモリ使用領域をそれぞれｋ番地繰り上げれ
ばよい。そのためには各入力タイムスロットごとに時間
スイッチ制御メモリCMのメモリ内容を読み出しその結果
を時分割多重時間スイッチ・メモリ回路Ｔへ送出すると
同時に、その結果を復旧した呼が使用していた領域を示
すアドレスと比較し、復旧呼のアドレスより大きい場合
にはその内容をｋだけ減算して元の位置に再書き込みす
ればよい。逆にｋ倍呼の新呼が生起した場合には、時分
割多重時間スイッチ・メモリＴ上の新呼が使用すべき領
域より老番に位置するメモリ領域を使用していた各通話
チャネルの呼のメモリ使用領域をそれぞれｋ番地繰り下
げる必要がある。そのためには、先と同様CMのメモリ内
容のうち、新呼が使用する領域を示すアドレスより大き
いものについて、その内容をｋだけ加算すればよい。第
６図におけるASU（アドレス・シフト・ユニット）は、
図では省略されているが、交換呼処理を司る制御プロセ
ッサからの指示により、上述したようなCMのメモリ内容
の比較および修正演算を行う演算回路である。
以上述べた従来方式において、ループに接続されてい
る２つの通信ノード（以下ノードｉとノードｊとする）
が通信中でノードｉからノードｊ方向に通話中の呼が復
旧あるいは、新呼が生起した場合、前述の動作原理に従
い発信ノードｉの時分割多重時間スイッチ・メモリ回路
（以下、時分割多重時間スイッチという）内で組み立て
られる混合パケットの長さが変化し、変化後の混合パケ
ットがループ上を伝送され、受信ノードｊ内の時分割多
重時間スイッチに書き込まれる。この変化後の混合パケ
ットは、発呼あるいは復旧したチャネル以降の通話デー
タが発呼の場合は繰り下がり、復旧の場合は繰り上が
り、その位置がシフトしているため、ノードｊにおいて
変化前の時間スイッチ制御メモリが供給する読み出しア
ドレスで混合パケットを構成する通話データを読み出す
と、別の通話データを読んでしまい混信が発生する。
る２つの通信ノード（以下ノードｉとノードｊとする）
が通信中でノードｉからノードｊ方向に通話中の呼が復
旧あるいは、新呼が生起した場合、前述の動作原理に従
い発信ノードｉの時分割多重時間スイッチ・メモリ回路
（以下、時分割多重時間スイッチという）内で組み立て
られる混合パケットの長さが変化し、変化後の混合パケ
ットがループ上を伝送され、受信ノードｊ内の時分割多
重時間スイッチに書き込まれる。この変化後の混合パケ
ットは、発呼あるいは復旧したチャネル以降の通話デー
タが発呼の場合は繰り下がり、復旧の場合は繰り上が
り、その位置がシフトしているため、ノードｊにおいて
変化前の時間スイッチ制御メモリが供給する読み出しア
ドレスで混合パケットを構成する通話データを読み出す
と、別の通話データを読んでしまい混信が発生する。
すなわち、通信ノード間においては発呼，復旧に伴う
時間スイッチ制御メモリの更新は、発着信ノード間でフ
レーム単位の時刻を一致させて行う必要があるが、従来
はフレーム単位の時刻を一致させてこの時間スイッチ制
御メモリの更新処理を行う手段が提供されていなかった
ため、混信を完全に防止できないという欠点があった。
時間スイッチ制御メモリの更新は、発着信ノード間でフ
レーム単位の時刻を一致させて行う必要があるが、従来
はフレーム単位の時刻を一致させてこの時間スイッチ制
御メモリの更新処理を行う手段が提供されていなかった
ため、混信を完全に防止できないという欠点があった。
本発明の目的は、発呼，復旧に伴う各ノードの時間ス
イッチ制御メモリを更新するフレーム時刻を一致させ、
上述の混信を防止した時分割多重時間スイッチ制御方式
を提供することにある。
イッチ制御メモリを更新するフレーム時刻を一致させ、
上述の混信を防止した時分割多重時間スイッチ制御方式
を提供することにある。
本発明は、時分割多重時間スイッチ及び時分割多重時
間スイッチを制御する時間スイッチ制御メモリを有する
複数の通信ノードと、前記通信ノード間を結合する通信
ネットワークとからなる通信システムの時分割多重時間
スイッチを制御する時分割多重時間スイッチ制御方式に
おいて、前記通信ノードの一つに時分割多重フレーム単
位でmod Nのフレーム時刻を計数する手段とフレーム時
刻を毎フレーム他の通信ノードを宛送出する手段とを設
け、かつ前記他の通信ノードの各々には前記フレーム時
刻を受信する手段を設け、通信ノード間で通信を設定あ
るいは開放する場合、その都度当該ノード間の打ち合わ
せにより０≦ｍ≦Ｎ−１なる値ｍを選択し、しかる後、
前記当該ノードは計数あるいは受信保持した前記フレー
ム時刻の値が、前記選択値ｍと等しくなった時点で、当
該ノードの前記時間スイッチ制御メモリの内容を、前記
通信が設定あるいは開放されるように変更することを特
徴としている。
間スイッチを制御する時間スイッチ制御メモリを有する
複数の通信ノードと、前記通信ノード間を結合する通信
ネットワークとからなる通信システムの時分割多重時間
スイッチを制御する時分割多重時間スイッチ制御方式に
おいて、前記通信ノードの一つに時分割多重フレーム単
位でmod Nのフレーム時刻を計数する手段とフレーム時
刻を毎フレーム他の通信ノードを宛送出する手段とを設
け、かつ前記他の通信ノードの各々には前記フレーム時
刻を受信する手段を設け、通信ノード間で通信を設定あ
るいは開放する場合、その都度当該ノード間の打ち合わ
せにより０≦ｍ≦Ｎ−１なる値ｍを選択し、しかる後、
前記当該ノードは計数あるいは受信保持した前記フレー
ム時刻の値が、前記選択値ｍと等しくなった時点で、当
該ノードの前記時間スイッチ制御メモリの内容を、前記
通信が設定あるいは開放されるように変更することを特
徴としている。
本発明によれば、時分割多重時間スイッチ及び時間ス
イッチ制御メモリを有する複数の通信ノードと、これら
の通信ノード間を結合する通信ネットワークとからなる
通信システムにおいて、あらかじめ決められた特定の通
信ノードである唯一のシステム管理ノードに時分割多重
時間フレームの数を計数する手段すなわちＮ進カウンタ
とＮ進カウンタの内容を毎フレームすべての通信ノード
に通知する手段を持たせ、通信ノード間で通信を設定あ
るいは開放する場合、ノード毎に設けられた時間スイッ
チ制御メモリを更新するフレーム単位の時刻を打ち合わ
せた後、この打ち合わせ時刻とシステム管理ノードから
受け取ったＮ進カウンタの値が等しくなった時点で、各
ノードの時間スイッチ制御メモリを更新することにより
当該通信の設定あるいは開放にかかわる混信を防止して
いる。
イッチ制御メモリを有する複数の通信ノードと、これら
の通信ノード間を結合する通信ネットワークとからなる
通信システムにおいて、あらかじめ決められた特定の通
信ノードである唯一のシステム管理ノードに時分割多重
時間フレームの数を計数する手段すなわちＮ進カウンタ
とＮ進カウンタの内容を毎フレームすべての通信ノード
に通知する手段を持たせ、通信ノード間で通信を設定あ
るいは開放する場合、ノード毎に設けられた時間スイッ
チ制御メモリを更新するフレーム単位の時刻を打ち合わ
せた後、この打ち合わせ時刻とシステム管理ノードから
受け取ったＮ進カウンタの値が等しくなった時点で、各
ノードの時間スイッチ制御メモリを更新することにより
当該通信の設定あるいは開放にかかわる混信を防止して
いる。
以下、図面を参照して本発明の実施例を詳細に説明す
る。第１図は本発明の時分割多重時間スイッチ制御方式
の一実施例における各ノードの構成を示す概略図であ
る。第１図は、INF部から到来した入力通話信号が送信
ノード→ループ→受信ノードの経路で出側のINF部へ伝
達されている場合を示している。送信ノードは、送信用
時分割多重時間スイッチTS、ループインターフェース回
路D/I、送信用時間スイッチ制御メモリCMS、検出回路DE
T1、保持回路REG1、比較回路CMP1、制御プロセッサPROC
1から構成されている。また、受信ノードは、受信用時
分割多重時間スイッチTR、ループインターフェース回路
D/I、受信用時間スイッチ制御メモリCMR、検出回路DE
T2、保持回路REG1、比較回路CMP2、制御プロセッサPROC
2から構成されている。そして、送信ノードと受信ノー
ドとはループインターフェース回路においてループで接
続されており、ループ中にはさらに特定の通信ノードで
あるシステム管理ノードが１個設けられている。このシ
ステム管理ノードは、ループインターフェース回路D/
I、検出回路DET3、Ｎ進カウンタCNTから構成されてお
り、他の全通信ノードに時分割多重フレームのフレーム
単位の時刻を通知する機能を有する。
る。第１図は本発明の時分割多重時間スイッチ制御方式
の一実施例における各ノードの構成を示す概略図であ
る。第１図は、INF部から到来した入力通話信号が送信
ノード→ループ→受信ノードの経路で出側のINF部へ伝
達されている場合を示している。送信ノードは、送信用
時分割多重時間スイッチTS、ループインターフェース回
路D/I、送信用時間スイッチ制御メモリCMS、検出回路DE
T1、保持回路REG1、比較回路CMP1、制御プロセッサPROC
1から構成されている。また、受信ノードは、受信用時
分割多重時間スイッチTR、ループインターフェース回路
D/I、受信用時間スイッチ制御メモリCMR、検出回路DE
T2、保持回路REG1、比較回路CMP2、制御プロセッサPROC
2から構成されている。そして、送信ノードと受信ノー
ドとはループインターフェース回路においてループで接
続されており、ループ中にはさらに特定の通信ノードで
あるシステム管理ノードが１個設けられている。このシ
ステム管理ノードは、ループインターフェース回路D/
I、検出回路DET3、Ｎ進カウンタCNTから構成されてお
り、他の全通信ノードに時分割多重フレームのフレーム
単位の時刻を通知する機能を有する。
第１図において、送信ノードにおける送信用時分割多
重時間スイッチTS、送信用時間スイッチ制御メモリC
MS、ループインターフェース回路D/Iの動作は第４図，
第６図で示した従来例の場合と同様である。また受信ノ
ードにおける受信用時分割多重時間スイッチTR、受信用
時間スイッチ制御メモリCMR、ループインターフェース
回路D/Iの動作もデータの流れが逆方向である点を除け
ば、送信側の動作とほぼ同様である。
重時間スイッチTS、送信用時間スイッチ制御メモリC
MS、ループインターフェース回路D/Iの動作は第４図，
第６図で示した従来例の場合と同様である。また受信ノ
ードにおける受信用時分割多重時間スイッチTR、受信用
時間スイッチ制御メモリCMR、ループインターフェース
回路D/Iの動作もデータの流れが逆方向である点を除け
ば、送信側の動作とほぼ同様である。
第２図は本実施例におけるループ上のフレーム構成の
一例を示している。１フレームの構成は、フレーム時刻
部とノード間の送受信データを格納する情報部とから成
り、ループ一周の遅延時間は１フレーム時間（例えば12
5μｓ）あるいはその整数倍の時間に合わせる。
一例を示している。１フレームの構成は、フレーム時刻
部とノード間の送受信データを格納する情報部とから成
り、ループ一周の遅延時間は１フレーム時間（例えば12
5μｓ）あるいはその整数倍の時間に合わせる。
フレーム時刻部は、本実施例に係る通信システムにお
けるフレーム単位の時刻を表し、システム管理ノードに
よって更新される。即ち、第１図において、ループ上を
１フレーム時間あるいはその整数倍の周期で周回してい
るフレームヘッドがシステム管理ノードに到着すると検
出回路DET3がこれを検出し、Ｎ進カウンタCNTを＋１更
新する。更新されたＮ進カウンタCNTの内容は第２図の
フレーム時刻部に書き込まれ、再びループ上に送出され
る。ループに送出されたフレーム時刻は、ループを１周
して１フレーム時間あるいはその整数倍の時間後に、再
びシステム管理ノードに戻り、上述のフレーム時刻の更
新処理がなされる。従って、システム管理ノード以外の
通信ノードは、ループ上のデータのフレーム時刻部を検
出することにより、フレーム単位の時刻を知ることがで
きる。
けるフレーム単位の時刻を表し、システム管理ノードに
よって更新される。即ち、第１図において、ループ上を
１フレーム時間あるいはその整数倍の周期で周回してい
るフレームヘッドがシステム管理ノードに到着すると検
出回路DET3がこれを検出し、Ｎ進カウンタCNTを＋１更
新する。更新されたＮ進カウンタCNTの内容は第２図の
フレーム時刻部に書き込まれ、再びループ上に送出され
る。ループに送出されたフレーム時刻は、ループを１周
して１フレーム時間あるいはその整数倍の時間後に、再
びシステム管理ノードに戻り、上述のフレーム時刻の更
新処理がなされる。従って、システム管理ノード以外の
通信ノードは、ループ上のデータのフレーム時刻部を検
出することにより、フレーム単位の時刻を知ることがで
きる。
次に送信ノードから受信ノードに向かって新たに呼が
生起した場合の動作につき説明する。第２図で示したル
ープ上のフレームヘッダが送信ノードのループインター
フェース回路D/Iに到着すると、検出回路DET1でフレー
ム時刻部の値が検出され、その値が制御プロセッサPROC
1により読み込まれる。制御プロセッサPROC1は、その値
から送信用時間スイッチ制御メモリCMSを更新するフレ
ーム時刻ｍ（０≦ｍ≦Ｎ−１）を選択する。ここで、フ
レーム時刻は０からＮ−１までの値をサイクリックに繰
り返す、すなわちmod Nの値をとるものとする。フレー
ム時刻部の値がｋ（０≦ｋ≦Ｎ−１）の時、フレーム時
刻ｍとして例えば（ｋ−１）を選択すれば実際に送信用
時間スイッチ制御メモリCMSを更新するのは、（ｋ−
１）フレーム後となる。
生起した場合の動作につき説明する。第２図で示したル
ープ上のフレームヘッダが送信ノードのループインター
フェース回路D/Iに到着すると、検出回路DET1でフレー
ム時刻部の値が検出され、その値が制御プロセッサPROC
1により読み込まれる。制御プロセッサPROC1は、その値
から送信用時間スイッチ制御メモリCMSを更新するフレ
ーム時刻ｍ（０≦ｍ≦Ｎ−１）を選択する。ここで、フ
レーム時刻は０からＮ−１までの値をサイクリックに繰
り返す、すなわちmod Nの値をとるものとする。フレー
ム時刻部の値がｋ（０≦ｋ≦Ｎ−１）の時、フレーム時
刻ｍとして例えば（ｋ−１）を選択すれば実際に送信用
時間スイッチ制御メモリCMSを更新するのは、（ｋ−
１）フレーム後となる。
送信ノードは、このフレーム時刻ｍと、発呼に伴う時
間スイッチ制御メモリのCMSの更新情報をループインタ
ーフェース回路D/I、ループを介して受信ノード宛に送
信する。受信ノードを制御する制御プロセッサPROC
2は、送信ノードから指定されたフレーム時刻ｍに、受
信用時間スイッチ制御メモリCMRを更新することが可能
か否かをチェックする。これは指定されたフレーム時刻
ｍに受信ノードは既に別の通信ノードとの間で受信用時
間スイッチ制御メモリCMRを更新することが決っている
場合があるからである。このような場合には、受信ノー
ドは送信ノードに対して指定されたフレーム時刻ｍに
は、受信用時間スイッチ制御メモリCMRを更新すること
は不可能であることを示す“フレーム時刻塞信号”を返
信する。
間スイッチ制御メモリのCMSの更新情報をループインタ
ーフェース回路D/I、ループを介して受信ノード宛に送
信する。受信ノードを制御する制御プロセッサPROC
2は、送信ノードから指定されたフレーム時刻ｍに、受
信用時間スイッチ制御メモリCMRを更新することが可能
か否かをチェックする。これは指定されたフレーム時刻
ｍに受信ノードは既に別の通信ノードとの間で受信用時
間スイッチ制御メモリCMRを更新することが決っている
場合があるからである。このような場合には、受信ノー
ドは送信ノードに対して指定されたフレーム時刻ｍに
は、受信用時間スイッチ制御メモリCMRを更新すること
は不可能であることを示す“フレーム時刻塞信号”を返
信する。
指定されたフレーム時刻が空いている時は、制御プロ
セッサPROC2は、このフレーム時刻ｍを保持回路REG2に
セットし、受信用時間スイッチ制御メモリCMRの更新情
報を記憶すると同時に、送信ノードに対して前記フレー
ム時刻ｍに受信用時間スイッチ制御メモリCMRを更新す
ることが可能であることを示す“フレーム時刻空信号”
を返信する。
セッサPROC2は、このフレーム時刻ｍを保持回路REG2に
セットし、受信用時間スイッチ制御メモリCMRの更新情
報を記憶すると同時に、送信ノードに対して前記フレー
ム時刻ｍに受信用時間スイッチ制御メモリCMRを更新す
ることが可能であることを示す“フレーム時刻空信号”
を返信する。
以後受信ノードは、システム管理ノードが更新するル
ープ上のフレーム時刻をループインターフェース回路D/
I,検出回路DET2で検出し、この検出したフレーム時刻
と、保持回路REG2の内容とを比較器CMP2で比較し、一致
したフレームで受信用時間スイッチ制御メモリCMRを更
新する。
ープ上のフレーム時刻をループインターフェース回路D/
I,検出回路DET2で検出し、この検出したフレーム時刻
と、保持回路REG2の内容とを比較器CMP2で比較し、一致
したフレームで受信用時間スイッチ制御メモリCMRを更
新する。
一方、前記返信情報を受け取った送信ノードは、返信
情報が“フレーム時刻塞信号”であれば、制御プロセッ
サPROC1は再度フレーム時刻ｍを選択し直して前述の処
理を再試行する。“フレーム時刻空信号”を受け取った
場合は、返信用時間スイッチ制御メモリCMSを更新する
フレーム時刻ｍを保持回路REG1にセットする。以後送信
ノードも、前述の受信ノードの場合と同様にしてシステ
ム管理ノードが更新するループ上のフレーム時刻を、ル
ープインターフェース回路D/Iを介して、検出回路DET1
で検出し、この検出したフレーム時刻と、保持回路REG1
の内容とを比較器CMP1で比較し、一致したフレームで送
信用時間スイッチ制御メモリCMSを更新する。
情報が“フレーム時刻塞信号”であれば、制御プロセッ
サPROC1は再度フレーム時刻ｍを選択し直して前述の処
理を再試行する。“フレーム時刻空信号”を受け取った
場合は、返信用時間スイッチ制御メモリCMSを更新する
フレーム時刻ｍを保持回路REG1にセットする。以後送信
ノードも、前述の受信ノードの場合と同様にしてシステ
ム管理ノードが更新するループ上のフレーム時刻を、ル
ープインターフェース回路D/Iを介して、検出回路DET1
で検出し、この検出したフレーム時刻と、保持回路REG1
の内容とを比較器CMP1で比較し、一致したフレームで送
信用時間スイッチ制御メモリCMSを更新する。
以上は、送信ノードと受信ノード間で新たに呼が生起
した場合につき説明したが、現在通話中の呼が復旧する
場合も時間スイッチ制御メモリの更新情報の内容が異な
る点を除けば全く同様の手順で距離できる。
した場合につき説明したが、現在通話中の呼が復旧する
場合も時間スイッチ制御メモリの更新情報の内容が異な
る点を除けば全く同様の手順で距離できる。
以上説明した実施例では、システム管理ノードを設け
ているが、システム管理ノードの機能を、一般の通信ノ
ードの機能と併合することも可能である。すなわち通信
ノードの一つにシステム管理機能も持たせるわけであ
る。第３図は、このような考え方に基づく他の実施例を
示す。この例では、送信側のノードにシステム管理機能
を持たせている。
ているが、システム管理ノードの機能を、一般の通信ノ
ードの機能と併合することも可能である。すなわち通信
ノードの一つにシステム管理機能も持たせるわけであ
る。第３図は、このような考え方に基づく他の実施例を
示す。この例では、送信側のノードにシステム管理機能
を持たせている。
本実施例における送信ノードは、第１図の実施例の送
信ノードの検出回路DET1の代わりにＮ進カウンタCNTを
設け、この出力を比較回路CMP1に供給するとともに、フ
レーム時刻表示ビットとしてインターフェース回路D/I
にも供給する点が一般の通信ノードと異なっている。な
お、本実施例の動作は、第１図における実施例と同様で
あるのでその説明は省略する。
信ノードの検出回路DET1の代わりにＮ進カウンタCNTを
設け、この出力を比較回路CMP1に供給するとともに、フ
レーム時刻表示ビットとしてインターフェース回路D/I
にも供給する点が一般の通信ノードと異なっている。な
お、本実施例の動作は、第１図における実施例と同様で
あるのでその説明は省略する。
なお、以上の実施例では、呼の生起，復旧に伴う時間
スイッチ制御メモリの更新処理が、１通信ノードで、１
フレームに最大１呼の例につき説明したが、１フレーム
に複数呼の生起，復旧が可能な構成に対しても全く同様
の手順で処理できる。この場合は選択したフレーム時刻
ｍが相手ノードで塞っている確率が減少するので無効処
理が減り、システムの処理能力が増大する。
スイッチ制御メモリの更新処理が、１通信ノードで、１
フレームに最大１呼の例につき説明したが、１フレーム
に複数呼の生起，復旧が可能な構成に対しても全く同様
の手順で処理できる。この場合は選択したフレーム時刻
ｍが相手ノードで塞っている確率が減少するので無効処
理が減り、システムの処理能力が増大する。
さらに１フレームに任意の数の呼の生起，復旧が可能
なシステムを構成すればノード間の打ち合わせや更新準
備に必要な最小限の時間だけ隔った任意のｍ（０≦ｍ≦
Ｎ−１）を選択し、相手ノードに通知するだけでよく、
相手ノードからの返信は不要である。またＮの値そのも
のも以上の実施例の場合に比べてかなり小さくすること
ができる。
なシステムを構成すればノード間の打ち合わせや更新準
備に必要な最小限の時間だけ隔った任意のｍ（０≦ｍ≦
Ｎ−１）を選択し、相手ノードに通知するだけでよく、
相手ノードからの返信は不要である。またＮの値そのも
のも以上の実施例の場合に比べてかなり小さくすること
ができる。
また本発明は、以上の実施例で示したループ以外の形
状を持つ一般の通信システムに対しても適用可能であ
る。例えば時分割多重時間スイッチと時間スイッチ制御
メモリを持つ通信ノードを空間分割スイッチで結合した
通常の電子交換システムや前記通信ノードをバスで結合
した通信システム等に対しても有効である。これらのシ
ステムにおいては、通信ノード間で時間スイッチ制御メ
モリを更新するフレーム時刻が異なっても必ずしも本発
明の従来例で示した様な混信は発生しない。しかし、送
信ノードと受信ノードとの間で、時間スイッチ制御メモ
リを更新するフレーム時刻が異なると両ノードの時間ス
イッチ制御メモリの内容が一致するまでの時間、受信ノ
ードにおいて、送信データ以外の不要なデータが現れる
等の問題がある。そこで、本発明を同様に適用し、フレ
ーム時刻を一致させることにより、これらの欠点を完全
に解消することができる。
状を持つ一般の通信システムに対しても適用可能であ
る。例えば時分割多重時間スイッチと時間スイッチ制御
メモリを持つ通信ノードを空間分割スイッチで結合した
通常の電子交換システムや前記通信ノードをバスで結合
した通信システム等に対しても有効である。これらのシ
ステムにおいては、通信ノード間で時間スイッチ制御メ
モリを更新するフレーム時刻が異なっても必ずしも本発
明の従来例で示した様な混信は発生しない。しかし、送
信ノードと受信ノードとの間で、時間スイッチ制御メモ
リを更新するフレーム時刻が異なると両ノードの時間ス
イッチ制御メモリの内容が一致するまでの時間、受信ノ
ードにおいて、送信データ以外の不要なデータが現れる
等の問題がある。そこで、本発明を同様に適用し、フレ
ーム時刻を一致させることにより、これらの欠点を完全
に解消することができる。
以上説明したように本発明によれば、呼の生起，復旧
に際して送・受信ノード間で時間スイッチ制御メモリを
更新するフレーム時刻を一致させることが可能となるの
で、従来例の欠点であった混信を防ぐことができる。
に際して送・受信ノード間で時間スイッチ制御メモリを
更新するフレーム時刻を一致させることが可能となるの
で、従来例の欠点であった混信を防ぐことができる。
第１図および第３図は本発明の時分割多重時間スイッチ
制御方式の実施例における各ノードの構成を示す概略
図、 第２図はループ上のフレーム構成の一例を示す図、 第４図は、本発明を適用する対象となる通信システムの
構成を示すブロック図、 第５図はビルディング・ブロック化された通信ノード相
互間に通話情報の授受を行う際の混合パケット形式の例
を示す図、 第６図は従来技術による時間スイッチの構成とその動作
概略を示す図ブロック図である。 TS……送信用時分割多重時間スイッチ TR……受信用時分割多重時間スイッチ CMS……送信用時間スイッチ制御メモリ CMR……受信用時間スイッチ制御メモリ D/I……ループインターフェース回路 DET1,DET2,DET3……検出回路 CNT……Ｎ進カウンタ CMP1,CMP2……比較回路 REG1,REG2……保持回路 PROC1,PROC2……制御プロセッサ INF……インターフェース回路 Ｔ……時分割多重時間スイッチ CM……時間スイッチ制御メモリ ASU……アドレス・シフト・ユニット
制御方式の実施例における各ノードの構成を示す概略
図、 第２図はループ上のフレーム構成の一例を示す図、 第４図は、本発明を適用する対象となる通信システムの
構成を示すブロック図、 第５図はビルディング・ブロック化された通信ノード相
互間に通話情報の授受を行う際の混合パケット形式の例
を示す図、 第６図は従来技術による時間スイッチの構成とその動作
概略を示す図ブロック図である。 TS……送信用時分割多重時間スイッチ TR……受信用時分割多重時間スイッチ CMS……送信用時間スイッチ制御メモリ CMR……受信用時間スイッチ制御メモリ D/I……ループインターフェース回路 DET1,DET2,DET3……検出回路 CNT……Ｎ進カウンタ CMP1,CMP2……比較回路 REG1,REG2……保持回路 PROC1,PROC2……制御プロセッサ INF……インターフェース回路 Ｔ……時分割多重時間スイッチ CM……時間スイッチ制御メモリ ASU……アドレス・シフト・ユニット
Claims (1)
- 【請求項１】時分割多重時間スイッチ及び時分割多重時
間スイッチを制御する時間スイッチ制御メモリを有する
複数の通信ノードと、前記通信ノード間を結合する通信
ネットワークとからなる通信システムの時分割多重時間
スイッチを制御する時分割多重時間スイッチ制御方式に
おいて、前記通信ノードの一つに時分割多重フレーム単
位でmod Nのフレーム時刻を計数する手段とフレーム時
刻を毎フレーム他の通信ノードを宛送出する手段とを設
け、かつ前記他の通信ノードの各々には前記フレーム時
刻を受信する手段を設け、通信ノード間で通信を設定あ
るいは開放する場合、その都度当該ノード間の打ち合わ
せにより０≦ｍ≦Ｎ−１なる値ｍを選択し、しかる後、
前記当該ノードは、計数あるいは受信保持した前記フレ
ーム時刻の値が、前記選択値ｍと等しくなった時点で、
当該ノードの前記時間スイッチ制御メモリの内容を、前
記通信が設定あるいは開放されるように変更することを
特徴とする時分割多重時間スイッチ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27911185A JP2595503B2 (ja) | 1985-12-13 | 1985-12-13 | 時分割多重時間スイッチ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27911185A JP2595503B2 (ja) | 1985-12-13 | 1985-12-13 | 時分割多重時間スイッチ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62139497A JPS62139497A (ja) | 1987-06-23 |
| JP2595503B2 true JP2595503B2 (ja) | 1997-04-02 |
Family
ID=17606567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27911185A Expired - Lifetime JP2595503B2 (ja) | 1985-12-13 | 1985-12-13 | 時分割多重時間スイッチ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2595503B2 (ja) |
-
1985
- 1985-12-13 JP JP27911185A patent/JP2595503B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62139497A (ja) | 1987-06-23 |
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