JP2595502B2 - 時分割多重時間スイッチ制御方式 - Google Patents
時分割多重時間スイッチ制御方式Info
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- time switch
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は時分割交換用の時分割多重時間スイッチ制御
方式、特に多様な速度の各種トラヒックを多元的に取り
扱う時分割多重時間スイッチの制御方式に関する。
方式、特に多様な速度の各種トラヒックを多元的に取り
扱う時分割多重時間スイッチの制御方式に関する。
現在、ディジタル総合サービス網（ISDN:Integrated
Service Digital Network）に関する検討が国の内外に
おいて精力的に進められている。ISDNは音声通信のみな
らず、データイメージ，画像など多様な通信サービスを
総合一体的に取り扱う網である。
Service Digital Network）に関する検討が国の内外に
おいて精力的に進められている。ISDNは音声通信のみな
らず、データイメージ，画像など多様な通信サービスを
総合一体的に取り扱う網である。
この場合少ないオーバヘッドで単一網によりこれら多
様な通信サービスを提供できるならば、通信網の簡明
化，保守・運用の一元化など少なからぬメリットがある
と考えられる。また、ISDNでは音声通信の64kb/sあるい
はその1/n,n倍程度のサービスのみならず、画像までを
含めた極めて広い速度範囲の通信サービスの提供が必須
であることも周知の通りであり、これらをできるだけ容
易にかつ画一的に処理できる単一アーキテクチャの交換
機の実現が望まれる。
様な通信サービスを提供できるならば、通信網の簡明
化，保守・運用の一元化など少なからぬメリットがある
と考えられる。また、ISDNでは音声通信の64kb/sあるい
はその1/n,n倍程度のサービスのみならず、画像までを
含めた極めて広い速度範囲の通信サービスの提供が必須
であることも周知の通りであり、これらをできるだけ容
易にかつ画一的に処理できる単一アーキテクチャの交換
機の実現が望まれる。
以上のような考えのもとに極めてひろい速度範囲の各
種通信サービスを回線交換／パケット交換を含めた単一
アーキテクチャの統合交換機で交換する新たな交換方式
「回線／パケット統合交換方式」（特願昭58−044740号
明細書ならびに特願昭58−095169号明細書、以下文献１
及び２と称する）が提案されている。
種通信サービスを回線交換／パケット交換を含めた単一
アーキテクチャの統合交換機で交換する新たな交換方式
「回線／パケット統合交換方式」（特願昭58−044740号
明細書ならびに特願昭58−095169号明細書、以下文献１
及び２と称する）が提案されている。
上記文献１及び２に記載された発明の方式では第２図
に示すように交換機をビルディング・ブロック化した通
信ノードとし、これらを複数のループによって結合し、
特定の通信ノード間にまたがる複数の回線交換呼を例え
ば音声の標本化周期125μsecごとに一つの混合パケット
に組み立てて送受する方法を採用している。
に示すように交換機をビルディング・ブロック化した通
信ノードとし、これらを複数のループによって結合し、
特定の通信ノード間にまたがる複数の回線交換呼を例え
ば音声の標本化周期125μsecごとに一つの混合パケット
に組み立てて送受する方法を採用している。
以下、第２図にて前記文献１及び２による「回線／パ
ケット統合交換方式」について簡単に説明する。ただし
第２図ならびに以下の説明では上記方式に関するパケッ
ト呼の混在で発生する付加部分については本発明の記述
に直接関連しないので省略することとする。
ケット統合交換方式」について簡単に説明する。ただし
第２図ならびに以下の説明では上記方式に関するパケッ
ト呼の混在で発生する付加部分については本発明の記述
に直接関連しないので省略することとする。
第２図で各通信ノード内のINF（インターフェース回
路）は、交換機に収容される加入者線および局間中継ト
ランク群からの情報を収容するためのインターフェース
機能と、これらの情報をディジタル多重化あるいは多重
分離する機能とを有するものである。また時分割多重時
間スイッチ・メモリ回路Ｔは、INF部から複数ループへ
の順方向についてはINF部からのディジタル多重化チャ
ネル内の通話情報を一旦バッファリングすることでチャ
ネル相互の時間位相の交換（時間スイッチ機能）、なら
びに特定通信ノード間にまたがる複数の回線交換呼を第
３図に関連して後述する混合パケット形式に編集する機
能と、複数ループへの送出待合せ機能とを有し、複数ル
ープからINF部への逆方向については上述の逆機能を有
する。また図中CMは時間スイッチ制御メモリ回路で、IN
F部から上述の時分割多重時間スイッチ・メモリ回路Ｔ
へ到来するディジタル多重化された通話情報をタイムス
ロットごとに書き込む番地を、あるいは逆に時分割多重
時間スイッチ・メモリ回路ＴからINF部へディジタル多
重送出する通話情報をタイムスロットごとに読み出す番
地を指定する機能を有する。
路）は、交換機に収容される加入者線および局間中継ト
ランク群からの情報を収容するためのインターフェース
機能と、これらの情報をディジタル多重化あるいは多重
分離する機能とを有するものである。また時分割多重時
間スイッチ・メモリ回路Ｔは、INF部から複数ループへ
の順方向についてはINF部からのディジタル多重化チャ
ネル内の通話情報を一旦バッファリングすることでチャ
ネル相互の時間位相の交換（時間スイッチ機能）、なら
びに特定通信ノード間にまたがる複数の回線交換呼を第
３図に関連して後述する混合パケット形式に編集する機
能と、複数ループへの送出待合せ機能とを有し、複数ル
ープからINF部への逆方向については上述の逆機能を有
する。また図中CMは時間スイッチ制御メモリ回路で、IN
F部から上述の時分割多重時間スイッチ・メモリ回路Ｔ
へ到来するディジタル多重化された通話情報をタイムス
ロットごとに書き込む番地を、あるいは逆に時分割多重
時間スイッチ・メモリ回路ＴからINF部へディジタル多
重送出する通話情報をタイムスロットごとに読み出す番
地を指定する機能を有する。
また、第２図でD/Iは、通信ノードの時分割多重時間
スイッチ・メモリ回路Ｔと複数ディジタル多重ループ
（複数ループ）とのインターフェース回路で複数ループ
上の空き時間位置に通信ノードからの通話情報を挿入す
る機能（Insert機能）、あるいは逆に自モジュール宛の
通信情報を複数ループ上から分岐する機能（Drop機能）
を有する。
スイッチ・メモリ回路Ｔと複数ディジタル多重ループ
（複数ループ）とのインターフェース回路で複数ループ
上の空き時間位置に通信ノードからの通話情報を挿入す
る機能（Insert機能）、あるいは逆に自モジュール宛の
通信情報を複数ループ上から分岐する機能（Drop機能）
を有する。
第３図は第２図で示した特定の通信ノード間にまたが
る複数の回線交換呼を一つの混合パケットに組み立てて
ループを介して送受する際の混合パケット・フォーマッ
トである。図中、DAは着信通信ノードの番号、SAは発信
通信ノードの番号であり、DAとSAとでヘッダ部を構成す
る。また、CH1〜CHnは、おのおのその時刻に発信通信ノ
ードおよび着信通信ノード間で同時に通話中のｎチャネ
ルの通話メッセージ部である。おのおののチャネル通話
メッセージ部の大きさはその回線交換呼の通信速度に比
例して確保される。例えば音声を例とすると、１混合パ
ケットに含まれる１音声チャネルの情報量を１標本分
（８ビット）とすることが可能である。またこの方式に
より、極めて広い速度範囲の多元通信サービスを画一的
にスイッチングすることができる。
る複数の回線交換呼を一つの混合パケットに組み立てて
ループを介して送受する際の混合パケット・フォーマッ
トである。図中、DAは着信通信ノードの番号、SAは発信
通信ノードの番号であり、DAとSAとでヘッダ部を構成す
る。また、CH1〜CHnは、おのおのその時刻に発信通信ノ
ードおよび着信通信ノード間で同時に通話中のｎチャネ
ルの通話メッセージ部である。おのおののチャネル通話
メッセージ部の大きさはその回線交換呼の通信速度に比
例して確保される。例えば音声を例とすると、１混合パ
ケットに含まれる１音声チャネルの情報量を１標本分
（８ビット）とすることが可能である。またこの方式に
より、極めて広い速度範囲の多元通信サービスを画一的
にスイッチングすることができる。
さて、以上説明した従来の「回線／パケット統合交換
方式」の経済的かつ具体的実現法、特に第２図で示した
時分割多重時間スイッチ・メモリ回路Ｔならびにその制
御回路である時間スイッチ制御メモリ回路CMの経済的か
つ具体的な実現法として、第４図に示す時分割多重時間
スイッチ回路（特願昭58−155581号明細書、文献３）が
提案されている。
方式」の経済的かつ具体的実現法、特に第２図で示した
時分割多重時間スイッチ・メモリ回路Ｔならびにその制
御回路である時間スイッチ制御メモリ回路CMの経済的か
つ具体的な実現法として、第４図に示す時分割多重時間
スイッチ回路（特願昭58−155581号明細書、文献３）が
提案されている。
第４図は第２図で説明した時分割多重時間スイッチ・
メモリ回路Ｔとその制御を行う時間スイッチ制御回路CM
についてその構成の概略と動作を示すブロック図であ
る。但し、第４図では簡単のため時分割多重時間スイッ
チ・メモリ回路Ｔは、第２図でINF部からループ側に信
号の流れる順方向に関連する回路構成の概略を示すもの
で、逆方向に信号の流れる回路は省略されている（逆方
向の回路も構成は順方向とほぼ同様で、動作が丁度逆の
関係になるので容易に推察できる）。
メモリ回路Ｔとその制御を行う時間スイッチ制御回路CM
についてその構成の概略と動作を示すブロック図であ
る。但し、第４図では簡単のため時分割多重時間スイッ
チ・メモリ回路Ｔは、第２図でINF部からループ側に信
号の流れる順方向に関連する回路構成の概略を示すもの
で、逆方向に信号の流れる回路は省略されている（逆方
向の回路も構成は順方向とほぼ同様で、動作が丁度逆の
関係になるので容易に推察できる）。
第４図で時分割多重時間スイッチ・メモリ回路Ｔは、
いわゆるランダム・アクセス・メモリ（RAM）で構成さ
れたメモリ回路２面から成っている。第１のメモリ面は
偶数時間フレームでINF部から受信ディジタル多重化チ
ャネルの各通話情報１フレーム分の書き込みを行い、次
の奇数時間フレームで読み出しを行って第２図で示した
ループ分岐・挿入機能を有するインターフェース回路D/
Iへ送出する。第２のメモリ面はこれとは逆に奇数時間
フレームで通話情報の書き込みを行い、次の偶数時間フ
レームで通話情報の読み出しを行う。これら２面のメモ
リ回路へのINF部からのディジタル多重化チャネルの各
通話情報は、入力タイムスロットごとに時間スイッチ制
御メモリ回路CMの指示するメモリ番地へ書き込まれる
（ランダム書き込み）。時間スイッチ制御メモリ回路CM
は、時分割多重時間スイッチ・メモリ回路Ｔの上で、入
力チャネルの通話情報が第４図に示す如く、メモリの先
頭番地から順番に通話ノード＃１宛（図中ノード＃１
宛）の通話情報，ノード＃２宛の通話情報，……，ノー
ド＃Ｎ宛の通話情報となるように、かつ同じ番号（例え
ば＃１）の通信ノード宛の通話情報は、その時間にｎ呼
あればこれもその中でチャネル＃1,＃2,…，＃ｎ（第３
図CH1,…,CHn）と順番に配列されるように入力タイムス
ロットごとに書き込み番地の指示を出す。
いわゆるランダム・アクセス・メモリ（RAM）で構成さ
れたメモリ回路２面から成っている。第１のメモリ面は
偶数時間フレームでINF部から受信ディジタル多重化チ
ャネルの各通話情報１フレーム分の書き込みを行い、次
の奇数時間フレームで読み出しを行って第２図で示した
ループ分岐・挿入機能を有するインターフェース回路D/
Iへ送出する。第２のメモリ面はこれとは逆に奇数時間
フレームで通話情報の書き込みを行い、次の偶数時間フ
レームで通話情報の読み出しを行う。これら２面のメモ
リ回路へのINF部からのディジタル多重化チャネルの各
通話情報は、入力タイムスロットごとに時間スイッチ制
御メモリ回路CMの指示するメモリ番地へ書き込まれる
（ランダム書き込み）。時間スイッチ制御メモリ回路CM
は、時分割多重時間スイッチ・メモリ回路Ｔの上で、入
力チャネルの通話情報が第４図に示す如く、メモリの先
頭番地から順番に通話ノード＃１宛（図中ノード＃１
宛）の通話情報，ノード＃２宛の通話情報，……，ノー
ド＃Ｎ宛の通話情報となるように、かつ同じ番号（例え
ば＃１）の通信ノード宛の通話情報は、その時間にｎ呼
あればこれもその中でチャネル＃1,＃2,…，＃ｎ（第３
図CH1,…,CHn）と順番に配列されるように入力タイムス
ロットごとに書き込み番地の指示を出す。
以上説明したように時分割多重時間スイッチ・メモリ
回路Ｔへ入力チャネルの通話情報を書き込んだ結果、次
フレームでその内容を先頭番地から逐次ループ側の伝送
速度と整合した速度で読み出し（逐次読み出し）、同一
通信ノード宛の一連の通話情報群ごとに、第３図で示し
たような宛先ノード・アドレスDAならびに発信元ノード
・アドレスSAを付加すれば、所望の混合パケットが形成
できることになる。
回路Ｔへ入力チャネルの通話情報を書き込んだ結果、次
フレームでその内容を先頭番地から逐次ループ側の伝送
速度と整合した速度で読み出し（逐次読み出し）、同一
通信ノード宛の一連の通話情報群ごとに、第３図で示し
たような宛先ノード・アドレスDAならびに発信元ノード
・アドレスSAを付加すれば、所望の混合パケットが形成
できることになる。
時分割多重時間スイッチ・メモリ回路Ｔを偶・奇フレ
ーム用に２面設けた理由は、当業者にはよく知られてい
る「スリップ」という現象を避けるためである（詳しく
は前記文献３参照）。
ーム用に２面設けた理由は、当業者にはよく知られてい
る「スリップ」という現象を避けるためである（詳しく
は前記文献３参照）。
ところで時分割多重時間スイッチ・メモリ回路Ｔ上で
常に先頭番地から通信ノード宛の＃１チャネル，＃２チ
ャネル，……と整然と通話情報を配列して書き込むため
には、通話中の呼の復旧、あるいは新呼の生起に伴っ
て、その都度時間スイッチ制御メモリ回路CMの内容を更
新する必要がある。今、例えば通信ノード＃ｉ宛の＃ｊ
チャネルの呼が復旧した場合、この呼が時分割多重時間
スイッチ・メモリ回路Ｔ上でｋ語を使用、すなわちこの
呼が基本通信速度のｋ倍の通信速度の呼であったとする
と、時分割多重時間スイッチ・メモリ回路Ｔ上でこれよ
り老番に位置するメモリ領域を使用していた各通話チャ
ネルの呼のメモリ使用領域をそれぞれｋ番地繰り上げれ
ばよい。そのためには各入力タイムスロットごとに時間
スイッチ制御メモリ回路CMのメモリ内容を読み出しその
結果を時分割多重時間スイッチ・メモリ回路Ｔへ送出す
ると同時に、その結果を復旧した呼が使用していた領域
を示すアドレスと比較し、復旧呼のアドレスより大きい
場合にはその内容をｋだけ減算して元の位置に再書き込
みすればよい。逆にｋ倍呼の新呼が生起した場合には、
時分割多重時間スイッチ・メモリＴ上の新呼が使用すべ
き領域より老番に位置するメモリ領域を使用していた各
通話チャネルの呼のメモリ使用領域をそれぞれｋ番地繰
り下げる必要がある。そのためには、先と同様CMのメモ
リ内容のうち、新呼が使用する領域を示すアドレスより
大きいものについて、その内容をｋだけ加算すればよ
い。第４図におけるASU（アドレス・シフト・ユニッ
ト）は、図では省略されているが、交換呼処理を司る制
御プロセッサからの指示により、上述したようなCMのメ
モリ内容の比較および修正演算を行う演算回路である。
常に先頭番地から通信ノード宛の＃１チャネル，＃２チ
ャネル，……と整然と通話情報を配列して書き込むため
には、通話中の呼の復旧、あるいは新呼の生起に伴っ
て、その都度時間スイッチ制御メモリ回路CMの内容を更
新する必要がある。今、例えば通信ノード＃ｉ宛の＃ｊ
チャネルの呼が復旧した場合、この呼が時分割多重時間
スイッチ・メモリ回路Ｔ上でｋ語を使用、すなわちこの
呼が基本通信速度のｋ倍の通信速度の呼であったとする
と、時分割多重時間スイッチ・メモリ回路Ｔ上でこれよ
り老番に位置するメモリ領域を使用していた各通話チャ
ネルの呼のメモリ使用領域をそれぞれｋ番地繰り上げれ
ばよい。そのためには各入力タイムスロットごとに時間
スイッチ制御メモリ回路CMのメモリ内容を読み出しその
結果を時分割多重時間スイッチ・メモリ回路Ｔへ送出す
ると同時に、その結果を復旧した呼が使用していた領域
を示すアドレスと比較し、復旧呼のアドレスより大きい
場合にはその内容をｋだけ減算して元の位置に再書き込
みすればよい。逆にｋ倍呼の新呼が生起した場合には、
時分割多重時間スイッチ・メモリＴ上の新呼が使用すべ
き領域より老番に位置するメモリ領域を使用していた各
通話チャネルの呼のメモリ使用領域をそれぞれｋ番地繰
り下げる必要がある。そのためには、先と同様CMのメモ
リ内容のうち、新呼が使用する領域を示すアドレスより
大きいものについて、その内容をｋだけ加算すればよ
い。第４図におけるASU（アドレス・シフト・ユニッ
ト）は、図では省略されているが、交換呼処理を司る制
御プロセッサからの指示により、上述したようなCMのメ
モリ内容の比較および修正演算を行う演算回路である。
以上述べた従来方式において、ループに接続されてい
る２つの通信ノード（以下ノードｉとノードｊとする）
が通信中でノードｉからノードｊ方向に通話中の呼が復
旧あるいは、新呼が生起した場合、前述の動作原理に従
い発信ノードｉの時分割多重時間スイッチ・メモリ回路
（以下、時分割多重時間スイッチという）内で組み立て
られる混合パケットの長さが変化し、変化後の混合パケ
ットがループ上を伝送され、受信ノードｊ内の時分割多
重時間スイッチに書き込まれる。この変化後の混合パケ
ットは、発呼あるいは復旧したチャネル以降の通話デー
タが発呼の場合は繰り下がり、復旧の場合は繰り上が
り、その位置がシフトしているため、ノードｊにおいて
変化前の時間スイッチ制御メモリが供給する読み出しア
ドレスで混合パケットを構成する通話データを読み出す
と、別の通話データを読んでしまい混信が発生する。す
なわち、通信ノード間においては発呼，復旧に伴う時間
スイッチ制御メモリの更新は、発着信ノード間でフレー
ム単位の時刻を一致させて行う必要があるが、従来はフ
レーム単位の時刻を一致させてこの時間スイッチ制御メ
モリの更新処理を行う手段が提供されていなかったた
め、混信を完全に防止できないという欠点があった。
る２つの通信ノード（以下ノードｉとノードｊとする）
が通信中でノードｉからノードｊ方向に通話中の呼が復
旧あるいは、新呼が生起した場合、前述の動作原理に従
い発信ノードｉの時分割多重時間スイッチ・メモリ回路
（以下、時分割多重時間スイッチという）内で組み立て
られる混合パケットの長さが変化し、変化後の混合パケ
ットがループ上を伝送され、受信ノードｊ内の時分割多
重時間スイッチに書き込まれる。この変化後の混合パケ
ットは、発呼あるいは復旧したチャネル以降の通話デー
タが発呼の場合は繰り下がり、復旧の場合は繰り上が
り、その位置がシフトしているため、ノードｊにおいて
変化前の時間スイッチ制御メモリが供給する読み出しア
ドレスで混合パケットを構成する通話データを読み出す
と、別の通話データを読んでしまい混信が発生する。す
なわち、通信ノード間においては発呼，復旧に伴う時間
スイッチ制御メモリの更新は、発着信ノード間でフレー
ム単位の時刻を一致させて行う必要があるが、従来はフ
レーム単位の時刻を一致させてこの時間スイッチ制御メ
モリの更新処理を行う手段が提供されていなかったた
め、混信を完全に防止できないという欠点があった。
本発明の目的は、発呼，復旧に伴う各ノードの時間ス
イッチ制御メモリを更新するフレーム時刻を一致させ、
上述の混信を防止した時分割多重時間スイッチ制御方式
を提供することにある。
イッチ制御メモリを更新するフレーム時刻を一致させ、
上述の混信を防止した時分割多重時間スイッチ制御方式
を提供することにある。
本発明は、時分割多重時間スイッチ及び時分割多重時
間スイッチを制御する時間スイッチ制御メモリを有する
複数の通信ノードと、前記通信ノード間を結合する通信
ネットワークとからなる通信システムの時分割多重時間
スイッチを制御する時分割多重時間スイッチ制御方式に
おいて、前記通信ノードに時分割多重フレームの数を計
数するＮ進カウンタを設け、通信ノード間で通信を設定
あるいは開放する場合、当該通信ノード間で当該通信を
設定あるいは開放する旨を打ち合わせ、しかる後、前記
当該通信ノードは、前記Ｎ進カウンタの値が前記打ち合
わせを行った時点の値と当該ノードの組み合わせによっ
て定まる０≦ｍ≦Ｎ−１なる値ｍとmod Nの和に等しく
なった時点で、当該ノードの前記時間スイッチ制御メモ
リの内容を、前記通信が設定あるいは開放されるように
変更することを特徴としている。
間スイッチを制御する時間スイッチ制御メモリを有する
複数の通信ノードと、前記通信ノード間を結合する通信
ネットワークとからなる通信システムの時分割多重時間
スイッチを制御する時分割多重時間スイッチ制御方式に
おいて、前記通信ノードに時分割多重フレームの数を計
数するＮ進カウンタを設け、通信ノード間で通信を設定
あるいは開放する場合、当該通信ノード間で当該通信を
設定あるいは開放する旨を打ち合わせ、しかる後、前記
当該通信ノードは、前記Ｎ進カウンタの値が前記打ち合
わせを行った時点の値と当該ノードの組み合わせによっ
て定まる０≦ｍ≦Ｎ−１なる値ｍとmod Nの和に等しく
なった時点で、当該ノードの前記時間スイッチ制御メモ
リの内容を、前記通信が設定あるいは開放されるように
変更することを特徴としている。
本発明によれば、複数の通信ノードとこれらを結合す
る通信ネットワークとからなる通信システムにおいて、
通信ノード毎に時分割多重時間フレームの数を計数する
Ｎ進カウンタを設け、ノード間で通信を設定あるいは開
放する場合、両ノード間で当該通信を設定あるいは開放
する旨を打ち合わせたのち、前記カウンタが、打ち合わ
せを行った時点の値と両ノードの組み合わせによって定
まる値とmod Nの和に等しくなった時点で、各ノードの
時間スイッチ制御メモリを更新することにより、当該通
信の設定あるいは開放にかかわる混信を完全に防止して
いる。
る通信ネットワークとからなる通信システムにおいて、
通信ノード毎に時分割多重時間フレームの数を計数する
Ｎ進カウンタを設け、ノード間で通信を設定あるいは開
放する場合、両ノード間で当該通信を設定あるいは開放
する旨を打ち合わせたのち、前記カウンタが、打ち合わ
せを行った時点の値と両ノードの組み合わせによって定
まる値とmod Nの和に等しくなった時点で、各ノードの
時間スイッチ制御メモリを更新することにより、当該通
信の設定あるいは開放にかかわる混信を完全に防止して
いる。
〔実施例〕 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図は本発明の時分割多重時間スイッチ制御方式の
一実施例における各ノードの構成を示す概略図である。
第１図はINF部から到来した入力通話信号が送信ノード
→ループ→受信ノードの経路で出側のINF部へ伝達され
ている場合を示している。送信ノードは、INF部、送信
用時分割多重時間スイッチTS、送信用時間スイッチ制御
メモリCMS、ループインターフェース回路D/I、フレーム
検出回路DET1、Ｎ進カウンタCNT1、比較回路CMP1、保持
回路REG1、制御プロセッサPROC1で構成されている。受
信ノードは、INF部、受信用時分割多重時間スイッチ
TR、受信用時間スイッチ制御メモリCMR、ループインタ
ーフェース回路D/I、フレーム検出回路DET2、Ｎ進カウ
ンタCNT2、比較回路CMP2、保持回路REG2、制御プロセッ
サPROC2で構成されている。そして、送信ノードと受信
ノードとは、ループインターフェース回路D/Iにおいて
はループ＃１〜＃ｌにより接続されている。
一実施例における各ノードの構成を示す概略図である。
第１図はINF部から到来した入力通話信号が送信ノード
→ループ→受信ノードの経路で出側のINF部へ伝達され
ている場合を示している。送信ノードは、INF部、送信
用時分割多重時間スイッチTS、送信用時間スイッチ制御
メモリCMS、ループインターフェース回路D/I、フレーム
検出回路DET1、Ｎ進カウンタCNT1、比較回路CMP1、保持
回路REG1、制御プロセッサPROC1で構成されている。受
信ノードは、INF部、受信用時分割多重時間スイッチ
TR、受信用時間スイッチ制御メモリCMR、ループインタ
ーフェース回路D/I、フレーム検出回路DET2、Ｎ進カウ
ンタCNT2、比較回路CMP2、保持回路REG2、制御プロセッ
サPROC2で構成されている。そして、送信ノードと受信
ノードとは、ループインターフェース回路D/Iにおいて
はループ＃１〜＃ｌにより接続されている。
第１図において、送信用時分割多重時間スイッチTS、
送信用時間スイッチ制御メモリCMS、送信用ループイン
ターフェース回路D/Iの動作は、第２図および第４図で
示した従来例の場合と同様である。
送信用時間スイッチ制御メモリCMS、送信用ループイン
ターフェース回路D/Iの動作は、第２図および第４図で
示した従来例の場合と同様である。
また受信用時分割多重時間スイッチTR、受信用時間ス
イッチ制御メモリCMR、受信用ループインターフェース
回路D/Iの動作もデータの流れが逆方向である点を除け
ば、送信側の動作とほぼ同様である。また、第１図にお
いてＮ進カウンタCNT1,CNT2は０からＮ−１までのフレ
ーム時刻をカウントする。
イッチ制御メモリCMR、受信用ループインターフェース
回路D/Iの動作もデータの流れが逆方向である点を除け
ば、送信側の動作とほぼ同様である。また、第１図にお
いてＮ進カウンタCNT1,CNT2は０からＮ−１までのフレ
ーム時刻をカウントする。
Ｎ進カウンタCNT1,CNT2の更新は次の様にして行う。
ループには一定時間（例えば125μｓ）のフレームを設
け、ループ一周の伝播遅延時間もこの一定時間あるいは
その整数倍に合わせる。各ノードはループ上のフレーム
ヘッドが、ノードを通過すると、ループインターフェー
ス回路D/Iを介して、検出回路DET1,DET2でフレームヘッ
ドを検出し、Ｎ進カウンタCNT1,CNT2を＋１更新する。
この結果、各ノードにおいて０からＮ−１までのフレー
ム時刻を計数できる。
ループには一定時間（例えば125μｓ）のフレームを設
け、ループ一周の伝播遅延時間もこの一定時間あるいは
その整数倍に合わせる。各ノードはループ上のフレーム
ヘッドが、ノードを通過すると、ループインターフェー
ス回路D/Iを介して、検出回路DET1,DET2でフレームヘッ
ドを検出し、Ｎ進カウンタCNT1,CNT2を＋１更新する。
この結果、各ノードにおいて０からＮ−１までのフレー
ム時刻を計数できる。
ここで送信ノードから受信ノードに向かって新たに呼
が生起した場合の動作につき説明する。
が生起した場合の動作につき説明する。
送信ノードを制御する制御プロセッサPROC1は、発呼
に伴う時間スイッチ制御メモリCMSの更新情報をループ
インターフェース回路D/Iおよびいずれかのループを介
して受信ノード宛に送信するとともに、Ｎ進カウンタCN
T1の値kS（０≦kS≦Ｎ−１）を読み出し、この値kSと送
信ノードと受信ノードの組み合わせによって定まる値ｍ
（０≦ｍ≦Ｎ−１）とのmod Nの和（kS＋ｍをＮで割っ
た余り）を算出し、保持回路REG1にセットする。
に伴う時間スイッチ制御メモリCMSの更新情報をループ
インターフェース回路D/Iおよびいずれかのループを介
して受信ノード宛に送信するとともに、Ｎ進カウンタCN
T1の値kS（０≦kS≦Ｎ−１）を読み出し、この値kSと送
信ノードと受信ノードの組み合わせによって定まる値ｍ
（０≦ｍ≦Ｎ−１）とのmod Nの和（kS＋ｍをＮで割っ
た余り）を算出し、保持回路REG1にセットする。
一方、受信ノードを制御する制御プロセッサPROC
2は、ループインターフェース回路D/Iから前記更新情報
を受け取るとともに、更新情報に付されている送信ノー
ド番号から前記値ｍを割出す。同時にＮ進カウンタCNT2
の値kR（０≦kR≦Ｎ−１）を読み出し、kRとｍのmod N
の和を算出し、保持回路REG2にセットする。
2は、ループインターフェース回路D/Iから前記更新情報
を受け取るとともに、更新情報に付されている送信ノー
ド番号から前記値ｍを割出す。同時にＮ進カウンタCNT2
の値kR（０≦kR≦Ｎ−１）を読み出し、kRとｍのmod N
の和を算出し、保持回路REG2にセットする。
しかる後、両ノードは保持回路REG1,REG2にセットさ
れた値とＮ進カウンCNT1,CNT2の値を比較器CMP1,CMP2で
比較し、これが一致したフレームで各々時間スチッチ制
御メモリCMS,CMRの内容を更新し、所望の通信を両ノー
ド間に新たに成立させる。
れた値とＮ進カウンCNT1,CNT2の値を比較器CMP1,CMP2で
比較し、これが一致したフレームで各々時間スチッチ制
御メモリCMS,CMRの内容を更新し、所望の通信を両ノー
ド間に新たに成立させる。
以上は、送信ノードと受信ノード間で新たに呼が生起
した場合につき説明したが、現在通話中の呼が復旧する
場合も時間スイッチ制御メモリの更新情報内容が異なる
点を除けば全く同様の手順で処理できる。
した場合につき説明したが、現在通話中の呼が復旧する
場合も時間スイッチ制御メモリの更新情報内容が異なる
点を除けば全く同様の手順で処理できる。
ところで、送信ノードと受信ノードの組合せに対して
ｍを定める方法には種々の方法が考えられる。例えば、
ｍを送信ノード番号に一致させる方法（第一の例）があ
る。この場合Ｎ進カウンタのＮの値は、全通信ノード数
と一致する。この第一の例は、すなわち、各通信ノード
に対し、専用の呼設定／開放用フレーム時刻を設けるこ
とに相当する。このようにすることにより、各ノードか
らの呼設定／開放要求が重なった場合にも、その更新処
理時刻の重なりは自動的に避けられ、ノード間の制御を
単純化することができる。なお、この場合時間スイッチ
制御メモリの更新処理能力が１通信ノードでは１フレー
ムに最大１呼分とすれば、本通信システム全体の呼設定
／開放処理能力も１呼／フレームとなる。
ｍを定める方法には種々の方法が考えられる。例えば、
ｍを送信ノード番号に一致させる方法（第一の例）があ
る。この場合Ｎ進カウンタのＮの値は、全通信ノード数
と一致する。この第一の例は、すなわち、各通信ノード
に対し、専用の呼設定／開放用フレーム時刻を設けるこ
とに相当する。このようにすることにより、各ノードか
らの呼設定／開放要求が重なった場合にも、その更新処
理時刻の重なりは自動的に避けられ、ノード間の制御を
単純化することができる。なお、この場合時間スイッチ
制御メモリの更新処理能力が１通信ノードでは１フレー
ムに最大１呼分とすれば、本通信システム全体の呼設定
／開放処理能力も１呼／フレームとなる。
一方、他の例（第二の例）としては、ｍの値を各ノー
ドにおいて、相手ノードの各々に対して予め定めておく
方法がある。前述の時間スイッチ制御メモリの更新処理
能力が１呼／フレーム／通信ノードである場合には、各
通信ノードにおいて、このｍの値は相手ノードごとにす
べて異なっていなければならない。この場合、Ｎ進カウ
ンタのＮの値は、ｍの最大値＋１となる。しかし、この
ようにすることにより、各フレーム時刻ｍにおいて、ｍ
を割当てられた複数の送受信ノードの組において呼の設
定／開放が可能となり、通信システム全体の呼の設定／
開放処理能力を先に述べた第一の例よりも増加させるこ
とが可能である。
ドにおいて、相手ノードの各々に対して予め定めておく
方法がある。前述の時間スイッチ制御メモリの更新処理
能力が１呼／フレーム／通信ノードである場合には、各
通信ノードにおいて、このｍの値は相手ノードごとにす
べて異なっていなければならない。この場合、Ｎ進カウ
ンタのＮの値は、ｍの最大値＋１となる。しかし、この
ようにすることにより、各フレーム時刻ｍにおいて、ｍ
を割当てられた複数の送受信ノードの組において呼の設
定／開放が可能となり、通信システム全体の呼の設定／
開放処理能力を先に述べた第一の例よりも増加させるこ
とが可能である。
さらに第三の例としては、ｍの値を各ノード間の打合
せによって定める方法がある。この方法では、通信シス
テムにおいて、通信ノードを増設する毎に、新しいノー
ドと既存ノードとの間で制御情報等を送受し、ノードの
組合せ毎にｍを定める。以後はこのｍの値を用いて前記
第二の例と同様に呼の設定／開放処理を実施する。この
方法においても、前述の時間スイッチ制御メモリの更新
処理能力が１呼／フレーム／通信ノードである場合に
は、ノード間の打合せの際に、各ノードに対するｍの値
が一致しないようにｍの値を選択する必要がある。この
場合、通信システム全体の呼の設定／開放処理能力を前
記第一の例よりも増加させることが可能であるのは前記
第二の例の場合と同様である。第二の例に比べると、ｍ
の値を各ノードが自律的に決めるので、システムの増
設、変更が容易であるというメリットがある。
せによって定める方法がある。この方法では、通信シス
テムにおいて、通信ノードを増設する毎に、新しいノー
ドと既存ノードとの間で制御情報等を送受し、ノードの
組合せ毎にｍを定める。以後はこのｍの値を用いて前記
第二の例と同様に呼の設定／開放処理を実施する。この
方法においても、前述の時間スイッチ制御メモリの更新
処理能力が１呼／フレーム／通信ノードである場合に
は、ノード間の打合せの際に、各ノードに対するｍの値
が一致しないようにｍの値を選択する必要がある。この
場合、通信システム全体の呼の設定／開放処理能力を前
記第一の例よりも増加させることが可能であるのは前記
第二の例の場合と同様である。第二の例に比べると、ｍ
の値を各ノードが自律的に決めるので、システムの増
設、変更が容易であるというメリットがある。
以上の他にも、ｍの値を割当てる方法は考えられる
が、いずれの方法によるにしろ、従来例で述べた混信の
問題を解決することができ、また更新処理時刻が送受信
ノードの組合せによって自動的に定まるので、ノード間
の制御を単純化することも可能である。
が、いずれの方法によるにしろ、従来例で述べた混信の
問題を解決することができ、また更新処理時刻が送受信
ノードの組合せによって自動的に定まるので、ノード間
の制御を単純化することも可能である。
ところで本発明は、以上の実施例で示した以外の形状
を持つ一般の通信システムに対しても適用可能である。
を持つ一般の通信システムに対しても適用可能である。
例えば時分割多重時間スイッチと時間スイッチ制御メ
モリを持つ通信ノードを空間分割スイッチで結合した通
常の電子交換システムや、前記通信ノードをバスで結合
した通信システム等に対しても有効である。これらのシ
ステムにおいては、通信ノード間で時間スイッチ制御メ
モリを更新するフレーム時刻が異なっても必ずしも本発
明の従来例で示した様な混信は発生しない。しかし、送
信ノードと受信ノードとの間で、時間スイッチ制御メモ
リを更新するフレーム時刻が異なると受信ノードにおい
て、送信データ以外の不要なデータが現れる等の問題が
ある。そこで、本発明を同様に適用し、フレーム時刻を
一致させることにより、これらの欠点を完全に解消する
ことができる。
モリを持つ通信ノードを空間分割スイッチで結合した通
常の電子交換システムや、前記通信ノードをバスで結合
した通信システム等に対しても有効である。これらのシ
ステムにおいては、通信ノード間で時間スイッチ制御メ
モリを更新するフレーム時刻が異なっても必ずしも本発
明の従来例で示した様な混信は発生しない。しかし、送
信ノードと受信ノードとの間で、時間スイッチ制御メモ
リを更新するフレーム時刻が異なると受信ノードにおい
て、送信データ以外の不要なデータが現れる等の問題が
ある。そこで、本発明を同様に適用し、フレーム時刻を
一致させることにより、これらの欠点を完全に解消する
ことができる。
以上説明したように本発明によれば、呼の生起，復旧
に際して送・受信ノード間で時間スイッチ制御メモリを
更新するフレーム時刻を一致させることが可能となるの
で、従来例の欠点であった混信を防ぐことができる。
に際して送・受信ノード間で時間スイッチ制御メモリを
更新するフレーム時刻を一致させることが可能となるの
で、従来例の欠点であった混信を防ぐことができる。
第１図は、本発明の時分割多重時間スイッチ制御方式の
一実施例における各ノードの構成を示す概略図、 第２図は、本発明を適用する対象となる通信システムの
構成を示すブロック図、 第３図はビルディング・ブロック化された通信ノード相
互間に通話情報の授受を行う際の混合パケット形式の例
を示す図、 第４図は従来技術による時間スイッチの構成とその動作
概略を示す図ブロック図である。 TS……送信用時分割多重時間スイッチ TR……受信用時分割多重時間スイッチ CMS……送信用時間スイッチ制御メモリ CMR……受信用時間スイッチ制御メモリ D/I……ループインターフェース回路 DET1,DET2……フレーム検出回路 CNT1,CNT2……Ｎ進カウンタ CMP1,CMP2……比較回路 REG1,REG2……保持回路 PROC1,PROC2……制御プロセッサ INF……インターフェース回路 Ｔ……時分割多重時間スイッチ CM……時間スイッチ制御メモリ回路 ASU……アドレス・シフト・ユニット
一実施例における各ノードの構成を示す概略図、 第２図は、本発明を適用する対象となる通信システムの
構成を示すブロック図、 第３図はビルディング・ブロック化された通信ノード相
互間に通話情報の授受を行う際の混合パケット形式の例
を示す図、 第４図は従来技術による時間スイッチの構成とその動作
概略を示す図ブロック図である。 TS……送信用時分割多重時間スイッチ TR……受信用時分割多重時間スイッチ CMS……送信用時間スイッチ制御メモリ CMR……受信用時間スイッチ制御メモリ D/I……ループインターフェース回路 DET1,DET2……フレーム検出回路 CNT1,CNT2……Ｎ進カウンタ CMP1,CMP2……比較回路 REG1,REG2……保持回路 PROC1,PROC2……制御プロセッサ INF……インターフェース回路 Ｔ……時分割多重時間スイッチ CM……時間スイッチ制御メモリ回路 ASU……アドレス・シフト・ユニット
Claims (1)
- 【請求項１】時分割多重時間スイッチ及び時分割多重時
間スイッチを制御する時間スイッチ制御メモリを有する
複数の通信ノードと、前記通信ノード間を結合する通信
ネットワークとからなる通信システムの時分割多重時間
スイッチを制御する時分割多重時間スイッチ制御方式に
おいて、前記通信ノードに時分割多重フレームの数を計
数するＮ進カウンタを設け、通信ノード間で通信を設定
あるいは開放する場合、当該通信ノード間で当該通信を
設定あるいは開放する旨を打ち合わせ、しかる後、前記
当該通信ノードは、前記Ｎ進カウンタの値が前記打ち合
わせを行った時点の値と当該ノードの組み合わせによっ
て定まる０≦ｍ≦Ｎ−１なる値ｍとmod Nの和に等しく
なった時点で、当該ノードの前記時間スイッチ制御メモ
リの内容を、前記通信が設定あるいは開放されるように
変更することを特徴とする時分割多重時間スイッチ制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27911085A JP2595502B2 (ja) | 1985-12-13 | 1985-12-13 | 時分割多重時間スイッチ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27911085A JP2595502B2 (ja) | 1985-12-13 | 1985-12-13 | 時分割多重時間スイッチ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62139496A JPS62139496A (ja) | 1987-06-23 |
| JP2595502B2 true JP2595502B2 (ja) | 1997-04-02 |
Family
ID=17606552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27911085A Expired - Lifetime JP2595502B2 (ja) | 1985-12-13 | 1985-12-13 | 時分割多重時間スイッチ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2595502B2 (ja) |
-
1985
- 1985-12-13 JP JP27911085A patent/JP2595502B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62139496A (ja) | 1987-06-23 |
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