JP2595504B2 - 時分割多重時間スイッチ制御方式 - Google Patents
時分割多重時間スイッチ制御方式Info
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は時分割交換用の時分割多重時間スイッチ制御
方式、特に多様な速度の各種トラヒックを多元的に取り
扱う時分割多重時間スイッチの制御方式に関する。
方式、特に多様な速度の各種トラヒックを多元的に取り
扱う時分割多重時間スイッチの制御方式に関する。
現在、ディジタル総合サービス網（ISDN:Integrated
Service Digital Network）に関する検討が国の内外に
おいて精力的に進められている。ISDNは音声通信のみな
らず、データイメージ，画像など多様な通信サービスを
総合一体的に取り扱う網である。
Service Digital Network）に関する検討が国の内外に
おいて精力的に進められている。ISDNは音声通信のみな
らず、データイメージ，画像など多様な通信サービスを
総合一体的に取り扱う網である。
この場合少ないオーバヘッドで単一網によりこれら多
様な通信サービスを提供できるならば、通信網の簡明
化，保守・運用の一元化など少なからぬメリットがある
と考えられる。また、ISDNでは音声通信の64kb/sあるい
はその1/n,n倍程度のサービスのみならず、画像までを
含めた極めて広い速度範囲の通信サービスの提供が必須
であることも周知の通りであり、これらをできるだけ容
易にかつ画一的に処理できる単一アーキテクチャの交換
機の実現が望まれる。
様な通信サービスを提供できるならば、通信網の簡明
化，保守・運用の一元化など少なからぬメリットがある
と考えられる。また、ISDNでは音声通信の64kb/sあるい
はその1/n,n倍程度のサービスのみならず、画像までを
含めた極めて広い速度範囲の通信サービスの提供が必須
であることも周知の通りであり、これらをできるだけ容
易にかつ画一的に処理できる単一アーキテクチャの交換
機の実現が望まれる。
以上のような考えのもとに極めてひろい速度範囲の各
種通信サービスを回線交換／パケット交換を含めた単一
アーキテクチャの統合交換機で交換する新たな交換方式
「回線／パケット統合交換方式」（特願昭58−044740号
明細書ならびに特願昭58−095169号明細書、以下文献１
及び２と称する）が提案されている。
種通信サービスを回線交換／パケット交換を含めた単一
アーキテクチャの統合交換機で交換する新たな交換方式
「回線／パケット統合交換方式」（特願昭58−044740号
明細書ならびに特願昭58−095169号明細書、以下文献１
及び２と称する）が提案されている。
上記文献１及び２に記載された発明の方式では第２図
に示すように交換機をビルディング・ブロック化した通
信ノードとし、これらを複数のループによって結合し、
特定の通信ノード間にまたがる複数の回線交換呼を例え
ば音声の標本化周期125μsecごとに一つの混合パケット
に組み立てて送受する方法を採用している。
に示すように交換機をビルディング・ブロック化した通
信ノードとし、これらを複数のループによって結合し、
特定の通信ノード間にまたがる複数の回線交換呼を例え
ば音声の標本化周期125μsecごとに一つの混合パケット
に組み立てて送受する方法を採用している。
以下、第２図にて前記文献１及び２による「回線／パ
ケット統合交換方式」について簡単に説明する。ただし
第２図ならびに以下の説明では上記方式に関するパケッ
ト呼の混在で発生する付加部分については本発明の記述
に直接関連しないので省略することとする。
ケット統合交換方式」について簡単に説明する。ただし
第２図ならびに以下の説明では上記方式に関するパケッ
ト呼の混在で発生する付加部分については本発明の記述
に直接関連しないので省略することとする。
第２図で各通信ノード内のINF部（インターフェース
回路）は、交換機に収容される加入者線および局間中継
トランク群からの情報を収容するためのインターフェー
ス機能と、これらの情報をディジタル多重化あるいは多
重分離する機能とを有するものである。また時分割多重
時間スイッチ・メモリ回路Ｔは、INF部から複数ループ
への順方向についてはINF部からのディジタル多重化チ
ャネル内の通話情報を一旦バッファリングすることでチ
ャネル相互の時間位相の交換（時間スイッチ機能）、な
らびに特定通信ノード間にまたがる複数の回線交換呼を
第３図に関連して後述する混合パケット形式に編集する
機能と、複数ループへの送出待合せ機能とを有し、複数
ループからINF部への逆方向については上述の逆機能を
有する。また図中CMは時間スイッチ制御メモリ回路で、
INF部から上述の時分割多重時間スイッチ・メモリ回路
Ｔへ到来するディジタル多重化された通話情報をタイム
ススロットごとに書き込む番地を、あるいは逆に時分割
多重時間スイッチ・メモリ回路ＴからINF部へディジタ
ル多重送出する通話情報をタイムスロットごとに読み出
す番地を指定する機能を有する。
回路）は、交換機に収容される加入者線および局間中継
トランク群からの情報を収容するためのインターフェー
ス機能と、これらの情報をディジタル多重化あるいは多
重分離する機能とを有するものである。また時分割多重
時間スイッチ・メモリ回路Ｔは、INF部から複数ループ
への順方向についてはINF部からのディジタル多重化チ
ャネル内の通話情報を一旦バッファリングすることでチ
ャネル相互の時間位相の交換（時間スイッチ機能）、な
らびに特定通信ノード間にまたがる複数の回線交換呼を
第３図に関連して後述する混合パケット形式に編集する
機能と、複数ループへの送出待合せ機能とを有し、複数
ループからINF部への逆方向については上述の逆機能を
有する。また図中CMは時間スイッチ制御メモリ回路で、
INF部から上述の時分割多重時間スイッチ・メモリ回路
Ｔへ到来するディジタル多重化された通話情報をタイム
ススロットごとに書き込む番地を、あるいは逆に時分割
多重時間スイッチ・メモリ回路ＴからINF部へディジタ
ル多重送出する通話情報をタイムスロットごとに読み出
す番地を指定する機能を有する。
また、第２図でD/Iは、通信ノードの時分割多重時間
スイッチ・メモリ回路Ｔと複数ディジタル多重ループ
（複数ループ）とのインターフェース回路で複数ループ
上の空き時間位置に通信ノードからの通話情報を挿入す
る機能（Insert機能）、あるいは逆に自モジュール宛の
通信情報を複数ループ上から分岐する機能（Drop機能）
を有する。
スイッチ・メモリ回路Ｔと複数ディジタル多重ループ
（複数ループ）とのインターフェース回路で複数ループ
上の空き時間位置に通信ノードからの通話情報を挿入す
る機能（Insert機能）、あるいは逆に自モジュール宛の
通信情報を複数ループ上から分岐する機能（Drop機能）
を有する。
第３図は第２図で示した特定の通信ノード間にまたが
る複数の回線交換呼を一つの混合パケットに組み立てて
ループを介して送受する際の混合パケット・フォーマッ
トである。図中、DAは着信通信ノードの番号、SAは発信
通信ノードの番号であり、DAとSAとでヘッダ部を構成す
る。また、CH1〜CHnは、おのおのその時刻に発信通信ノ
ードおよび着信通信ノード間で同時に通話中のｎチャネ
ルの通話メッセージ部である。おのおののチャネルの通
話メッセージ部の大きさはその回線交換呼の通信速度に
比例して確保される。例えば音声を例とすると、１混合
パケットに含まれる１音声チャネルの情報量を１標本分
（８ビット）とすることが可能である。またこの方式に
より、極めて広い速度範囲の多元通信サービスを画一的
にスイッチングすることができる。
る複数の回線交換呼を一つの混合パケットに組み立てて
ループを介して送受する際の混合パケット・フォーマッ
トである。図中、DAは着信通信ノードの番号、SAは発信
通信ノードの番号であり、DAとSAとでヘッダ部を構成す
る。また、CH1〜CHnは、おのおのその時刻に発信通信ノ
ードおよび着信通信ノード間で同時に通話中のｎチャネ
ルの通話メッセージ部である。おのおののチャネルの通
話メッセージ部の大きさはその回線交換呼の通信速度に
比例して確保される。例えば音声を例とすると、１混合
パケットに含まれる１音声チャネルの情報量を１標本分
（８ビット）とすることが可能である。またこの方式に
より、極めて広い速度範囲の多元通信サービスを画一的
にスイッチングすることができる。
さて、以上説明した従来の「回線／パケット統合交換
方式」の経済的かつ具体的実現法、特に第２図で示した
時分割多重時間スイッチ・メモリ回路Ｔならびにその制
御回路である時間スイッチ制御メモリ回路CMの経済的か
つ具体的な実現法として、第４図に示す時分割多重時間
スイッチ回路（特願昭58−155581号明細書、文献３）が
提案されている。
方式」の経済的かつ具体的実現法、特に第２図で示した
時分割多重時間スイッチ・メモリ回路Ｔならびにその制
御回路である時間スイッチ制御メモリ回路CMの経済的か
つ具体的な実現法として、第４図に示す時分割多重時間
スイッチ回路（特願昭58−155581号明細書、文献３）が
提案されている。
第４図は第２図で説明した時分割多重時間スイッチ・
メモリ回路Ｔとその制御を行う時間スイッチ制御回路CM
についてその構成の概略と動作を示すブロック図であ
る。但し、第４図では簡単のため時分割多重時間スイッ
チ・メモリ回路Ｔは、第２図でINF部からループ側に信
号の流れる順方向に関連する回路構成の概略を示すもの
で、逆方向に信号の流れる回路は省略されている（逆方
向の回路も構成は順方向とほぼ同様で、動作が丁度逆の
関係になるので容易に推察できる）。
メモリ回路Ｔとその制御を行う時間スイッチ制御回路CM
についてその構成の概略と動作を示すブロック図であ
る。但し、第４図では簡単のため時分割多重時間スイッ
チ・メモリ回路Ｔは、第２図でINF部からループ側に信
号の流れる順方向に関連する回路構成の概略を示すもの
で、逆方向に信号の流れる回路は省略されている（逆方
向の回路も構成は順方向とほぼ同様で、動作が丁度逆の
関係になるので容易に推察できる）。
第４図で時分割多重時間スイッチ・メモリ回路Ｔは、
いわゆるランダム・アクセス・メモリ（RAM）で構成さ
れたメモリ回路２面から成っている。第１のメモリ面は
偶数時間フレームでINF部から受信するディジタル多重
化チャネルの各通話情報１フレーム分の書き込みを行
い、次の奇数時間フレームで読み出しを行って第２図で
示したループ分岐・挿入機能を有するインターフェース
回路D/Iへ送出する。第２のメモリ面はこれとは逆に奇
数時間フレームで通話情報の書き込みを行い、次の偶数
時間フレームで通話情報の読み出しを行う。これら２面
のメモリ回路へのINF部からのディジタル多重化チャネ
ルの各通話情報は、入力タイムスロットごとに時間スイ
ッチ制御メモリ回路CMの指示するメモリ番地へ書き込ま
れる（ランダム書き込み）。時間スイッチ制御メモリ回
路CMは、時分割多重時間スイッチ・メモリ回路Ｔの上
で、入力チャネルの通話情報が第４図に示す如く、メモ
リの先頭番地から順番に通信ノード＃１宛（図中ノード
＃１宛）の通話情報，ノード＃２宛の通話情報，……，
ノード＃Ｎ宛の通話情報となるように、かつ同じ番号
（例えば＃１）の通信ノード宛の通話情報は、その時間
にｎ呼あればこれもその中でチャネル＃1,＃2,…，＃ｎ
（第３図CH1,…,CHn）と順番に配列されるように入力タ
イムスロットごとに書き込み番地の指示を出す。
いわゆるランダム・アクセス・メモリ（RAM）で構成さ
れたメモリ回路２面から成っている。第１のメモリ面は
偶数時間フレームでINF部から受信するディジタル多重
化チャネルの各通話情報１フレーム分の書き込みを行
い、次の奇数時間フレームで読み出しを行って第２図で
示したループ分岐・挿入機能を有するインターフェース
回路D/Iへ送出する。第２のメモリ面はこれとは逆に奇
数時間フレームで通話情報の書き込みを行い、次の偶数
時間フレームで通話情報の読み出しを行う。これら２面
のメモリ回路へのINF部からのディジタル多重化チャネ
ルの各通話情報は、入力タイムスロットごとに時間スイ
ッチ制御メモリ回路CMの指示するメモリ番地へ書き込ま
れる（ランダム書き込み）。時間スイッチ制御メモリ回
路CMは、時分割多重時間スイッチ・メモリ回路Ｔの上
で、入力チャネルの通話情報が第４図に示す如く、メモ
リの先頭番地から順番に通信ノード＃１宛（図中ノード
＃１宛）の通話情報，ノード＃２宛の通話情報，……，
ノード＃Ｎ宛の通話情報となるように、かつ同じ番号
（例えば＃１）の通信ノード宛の通話情報は、その時間
にｎ呼あればこれもその中でチャネル＃1,＃2,…，＃ｎ
（第３図CH1,…,CHn）と順番に配列されるように入力タ
イムスロットごとに書き込み番地の指示を出す。
以上説明したように時分割多重時間スイッチ・メモリ
回路Ｔへ入力チャネルの通話情報を書き込んだ結果、次
フレームでその内容を先頭番地から逐次ループ側の伝送
速度と整合した速度で読み出し（逐次読み出し）、同一
通信ノード宛の一連の通話情報群ごとに、第３図で示し
たような宛先ノード・アドレスDAならびに発信元ノード
・アドレスSAを付加すれば、所望の混合パケットが形成
できることになる。
回路Ｔへ入力チャネルの通話情報を書き込んだ結果、次
フレームでその内容を先頭番地から逐次ループ側の伝送
速度と整合した速度で読み出し（逐次読み出し）、同一
通信ノード宛の一連の通話情報群ごとに、第３図で示し
たような宛先ノード・アドレスDAならびに発信元ノード
・アドレスSAを付加すれば、所望の混合パケットが形成
できることになる。
時分割多重時間スイッチ・メモリ回路Ｔを偶・奇フレ
ーム用に２面設けた理由は、当業者によく知られている
「スリップ」という現象を避けるためである（詳しくは
前記文献３参照）。
ーム用に２面設けた理由は、当業者によく知られている
「スリップ」という現象を避けるためである（詳しくは
前記文献３参照）。
ところで時分割多重時間スイッチ・メモリ回路Ｔ上で
常に先頭番地から通信ノード宛の＃１チャネル，＃２チ
ャネル，……と整然と通話情報を配列して書き込むため
には、通話中の呼の復旧，あるいは新呼の生起に伴っ
て、その都度時間スイッチ制御メモリ回路CMの内容を更
新する必要がある。今、例えば通信ノード＃ｉ宛の＃ｊ
チャネルの呼が復旧した場合、この呼が時分割多重時間
スイッチ・メモリ回路Ｔ上でｋ語を使用、すなわちこの
呼が基本通信速度のｋ倍の通信速度の呼であったとする
と、時分割多重時間スイッチ・メモリ回路Ｔ上でこれよ
り老番に位置するメモリ領域を使用していた各通話チャ
ネルの呼のメモ使用領域をそれぞれｋ番地繰り上げれば
よい。そのためには各入力タイムスロットごとに時間ス
イッチ制御メモリ回路CMのメモリ内容を読み出しその結
果を時分割多重時間スイッチ・メモリ回路Ｔへ送出する
と同時に、その結果を復旧した呼が使用していた領域を
示すアドレスと比較し、復旧呼のアドレスより大きい場
合にはその内容をｋだけ減算して元の位置に再書き込み
すればよい。逆にｋ倍呼の新呼が生起した場合には、時
分割多重時間スイッチ・メモリＴ上の新呼が使用すべき
領域より老番に位置するメモリ領域を使用していた各通
話チャネルの呼のメモリ使用領域をそれぞれｋ番地繰り
下げる必要がある。そのためには、先と同様CMのメモリ
内容のうち、新呼が使用する領域を示すアドレスより大
きいものについて、その内容をｋだけ加算すればよい。
第４図におけるASU（アドレス・シフト・ユニット）
は、図では省略されているが、交換呼処理を司る制御プ
ロセッサからの指示により、上述したようなCMのメモリ
内容の比較および修正演算を行う演算回路である。
常に先頭番地から通信ノード宛の＃１チャネル，＃２チ
ャネル，……と整然と通話情報を配列して書き込むため
には、通話中の呼の復旧，あるいは新呼の生起に伴っ
て、その都度時間スイッチ制御メモリ回路CMの内容を更
新する必要がある。今、例えば通信ノード＃ｉ宛の＃ｊ
チャネルの呼が復旧した場合、この呼が時分割多重時間
スイッチ・メモリ回路Ｔ上でｋ語を使用、すなわちこの
呼が基本通信速度のｋ倍の通信速度の呼であったとする
と、時分割多重時間スイッチ・メモリ回路Ｔ上でこれよ
り老番に位置するメモリ領域を使用していた各通話チャ
ネルの呼のメモ使用領域をそれぞれｋ番地繰り上げれば
よい。そのためには各入力タイムスロットごとに時間ス
イッチ制御メモリ回路CMのメモリ内容を読み出しその結
果を時分割多重時間スイッチ・メモリ回路Ｔへ送出する
と同時に、その結果を復旧した呼が使用していた領域を
示すアドレスと比較し、復旧呼のアドレスより大きい場
合にはその内容をｋだけ減算して元の位置に再書き込み
すればよい。逆にｋ倍呼の新呼が生起した場合には、時
分割多重時間スイッチ・メモリＴ上の新呼が使用すべき
領域より老番に位置するメモリ領域を使用していた各通
話チャネルの呼のメモリ使用領域をそれぞれｋ番地繰り
下げる必要がある。そのためには、先と同様CMのメモリ
内容のうち、新呼が使用する領域を示すアドレスより大
きいものについて、その内容をｋだけ加算すればよい。
第４図におけるASU（アドレス・シフト・ユニット）
は、図では省略されているが、交換呼処理を司る制御プ
ロセッサからの指示により、上述したようなCMのメモリ
内容の比較および修正演算を行う演算回路である。
以上述べた方式において、ループに接続されている２
つの通信ノード（以下ノードｉとノードｊとする）が通
信中でノードｉからノードｊ方向に通話中の呼が復旧あ
るいは、新呼が生起した場合、前述の動作原理に従い発
信ノードｉの時分割多重時間スイッチ・メモリ回路（以
下、時分割多重時間スイッチという）内で組み立てられ
る混合パケットの長さが変化し、変化後の混合パケット
がループ上を伝送され、受信ノードｊ内の時分割多重時
間スイッチに書き込まれる。この変化後の混合パケット
は、発呼あるいは復旧したチャネル以降の通話データが
発呼の場合は繰り下がり、復旧の場合は繰り上がり、そ
の位置がシフトしているため、ノードｊにおいて変化前
の時間スイッチ制御メモリが供給する読み出しアドレス
で混合パケットを構成する通話データを読み出すと、別
の通話データを読んでしまい混信が発生する。
つの通信ノード（以下ノードｉとノードｊとする）が通
信中でノードｉからノードｊ方向に通話中の呼が復旧あ
るいは、新呼が生起した場合、前述の動作原理に従い発
信ノードｉの時分割多重時間スイッチ・メモリ回路（以
下、時分割多重時間スイッチという）内で組み立てられ
る混合パケットの長さが変化し、変化後の混合パケット
がループ上を伝送され、受信ノードｊ内の時分割多重時
間スイッチに書き込まれる。この変化後の混合パケット
は、発呼あるいは復旧したチャネル以降の通話データが
発呼の場合は繰り下がり、復旧の場合は繰り上がり、そ
の位置がシフトしているため、ノードｊにおいて変化前
の時間スイッチ制御メモリが供給する読み出しアドレス
で混合パケットを構成する通話データを読み出すと、別
の通話データを読んでしまい混信が発生する。
すなわち、通信ノード間においては発呼，復旧に伴う
時間スイッチ制御メモリの更新は、発着信ノード間でフ
レーム単位の時刻を一致させて行う必要がある。
時間スイッチ制御メモリの更新は、発着信ノード間でフ
レーム単位の時刻を一致させて行う必要がある。
この機能を実現するために従来は以下に示す方法が採
られていた。
られていた。
第５図は従来の時分割多重時間スイッチ制御方式にお
ける各ノードの構成を示す概略図である。第５図はINF
部から到来した入力通話信号が送信ノード→ループ→受
信ノードの経路で出側のINF部へ伝達されている場合を
示している。送信ノードは、INF部、送信用時分割多重
時間スイッチTS、送信用時間スイッチ制御メモリCMS、
ループインターフェース回路D/I、Ｎ進カウンタCNT1、
比較回路CMP1、保持回路REG1、制御プロセッサPROC1で
構成されている。受信ノードは、INF部、受信用時分割
多重時間スイッチTR、受信用時間スイッチ制御メモリCM
R、ループインターフェース回路D/I、Ｎ進カウンタCN
T2、比較回路CMP2、保持回路REG2、制御プロセッサRPOC
2で構成されている。そして、送信ノードと受信ノード
とは、ループインターフェース回路D/Iにおいてループ
＃１〜＃ｌにより接続されている。
ける各ノードの構成を示す概略図である。第５図はINF
部から到来した入力通話信号が送信ノード→ループ→受
信ノードの経路で出側のINF部へ伝達されている場合を
示している。送信ノードは、INF部、送信用時分割多重
時間スイッチTS、送信用時間スイッチ制御メモリCMS、
ループインターフェース回路D/I、Ｎ進カウンタCNT1、
比較回路CMP1、保持回路REG1、制御プロセッサPROC1で
構成されている。受信ノードは、INF部、受信用時分割
多重時間スイッチTR、受信用時間スイッチ制御メモリCM
R、ループインターフェース回路D/I、Ｎ進カウンタCN
T2、比較回路CMP2、保持回路REG2、制御プロセッサRPOC
2で構成されている。そして、送信ノードと受信ノード
とは、ループインターフェース回路D/Iにおいてループ
＃１〜＃ｌにより接続されている。
第５図において送信用時分割多重時間スイッチTS、送
信用時間スイッチ制御メモリCMS、送信用ループインタ
ーフェース回路D/Iの動作は第４図の場合と同様であ
る。また受信用時分割多重時間スイッチTR、受信用時間
スイッチ制御メモリCMR、受信用ループインターフェー
ス回路D/Iの動作もデータの流れが逆方向である点を除
けば送信側の動作とほぼ同様である。また、第５図にお
いてCNT1、CNT2はフレーム時刻をカウントするためのＮ
進カウンタであり、各ノードにおいて１フレーム時間
（例えば125μｓ）毎に＋１が加算され０からＮ−１ま
でのフレーム時刻を計数する。
信用時間スイッチ制御メモリCMS、送信用ループインタ
ーフェース回路D/Iの動作は第４図の場合と同様であ
る。また受信用時分割多重時間スイッチTR、受信用時間
スイッチ制御メモリCMR、受信用ループインターフェー
ス回路D/Iの動作もデータの流れが逆方向である点を除
けば送信側の動作とほぼ同様である。また、第５図にお
いてCNT1、CNT2はフレーム時刻をカウントするためのＮ
進カウンタであり、各ノードにおいて１フレーム時間
（例えば125μｓ）毎に＋１が加算され０からＮ−１ま
でのフレーム時刻を計数する。
ここで送信ノードから受信ノードに向かって新たに呼
が生起した場合の動作につき説明する。
が生起した場合の動作につき説明する。
送信ノードを制御する制御プロセッサPROC1は適当な
値ｍ（０≦ｍ≦Ｎ−１）を選択する。この値ｍは、呼が
生起した時点からｍフレーム時間後に送信用時間スイッ
チ制御メモリCMSを更新することを意味する。送信ノー
ドの制御プロセッサPROC1はこの値ｍと発呼に伴う時間
スイッチ制御メモリCMSの更新情報を送信用ループイン
ターフェース回路D/I、ループ、受信用ループインター
フェース回路D/Iを介して受信ノード宛に送信する。こ
の時、同時にＮ進カウンタCNT1の値kS（０≦kS≦Ｎ−
１）を読み出し記憶する。
値ｍ（０≦ｍ≦Ｎ−１）を選択する。この値ｍは、呼が
生起した時点からｍフレーム時間後に送信用時間スイッ
チ制御メモリCMSを更新することを意味する。送信ノー
ドの制御プロセッサPROC1はこの値ｍと発呼に伴う時間
スイッチ制御メモリCMSの更新情報を送信用ループイン
ターフェース回路D/I、ループ、受信用ループインター
フェース回路D/Iを介して受信ノード宛に送信する。こ
の時、同時にＮ進カウンタCNT1の値kS（０≦kS≦Ｎ−
１）を読み出し記憶する。
受信ノードを制御する制御プロセッサRPOC2は、この
情報を受け取った時点からｍフレーム時間後に受信用時
間スイッチ制御メモリCMRを更新することが可能か否か
をチェックする。これは送信ノードから指定されたｍフ
レーム時間後に、受信ノードでは既に別の通信ノードと
の間で受信用時間スイッチ制御メモリCMRを更新するこ
とが決っている場合があるからである。決まっている場
合は、受信ノードの制御プロセッサPROC2は送信ノード
の制御プロセッサRPOC1に対して指定されたｍフレーム
時間後には受信用時間スイッチ制御メモリCMRを更新す
ることは不可能であることを示す“フレーム時刻塞信
号”を受信用ループインターフェース回路D/I、ルー
プ、送信用ループインターフェース回路D/Iを介して送
信ノードの制御プロセッサPROC1に返信する。
情報を受け取った時点からｍフレーム時間後に受信用時
間スイッチ制御メモリCMRを更新することが可能か否か
をチェックする。これは送信ノードから指定されたｍフ
レーム時間後に、受信ノードでは既に別の通信ノードと
の間で受信用時間スイッチ制御メモリCMRを更新するこ
とが決っている場合があるからである。決まっている場
合は、受信ノードの制御プロセッサPROC2は送信ノード
の制御プロセッサRPOC1に対して指定されたｍフレーム
時間後には受信用時間スイッチ制御メモリCMRを更新す
ることは不可能であることを示す“フレーム時刻塞信
号”を受信用ループインターフェース回路D/I、ルー
プ、送信用ループインターフェース回路D/Iを介して送
信ノードの制御プロセッサPROC1に返信する。
指定されたｍフレーム時間後が空いている時は、制御
プロセッサPROC2はこの値ｍと受信用時間スイッチ制御
メモリCMRの更新情報を記憶すると同時に送信ノードの
制御プロセッサPROC1に対してｍフレーム時間後に、受
信用時間スイッチ制御メモリCMRを更新することが可能
であることを示す“フレーム時刻空信号”を受信用ルー
プインターフェース回路D/I、ループ、送信用ループイ
ンターフェース回路D/Iを介して送信ノードの制御プロ
セッサPROC1に返信する。
プロセッサPROC2はこの値ｍと受信用時間スイッチ制御
メモリCMRの更新情報を記憶すると同時に送信ノードの
制御プロセッサPROC1に対してｍフレーム時間後に、受
信用時間スイッチ制御メモリCMRを更新することが可能
であることを示す“フレーム時刻空信号”を受信用ルー
プインターフェース回路D/I、ループ、送信用ループイ
ンターフェース回路D/Iを介して送信ノードの制御プロ
セッサPROC1に返信する。
同時に受信ノードの制御プロセッサPROC2はＮ進カウ
ンタCNT2の値kR（０≦kR≦Ｎ−１）を読み出し、ｍフレ
ーム後のカウンタ値である（kR＋ｍ）mod N（kR＋ｍを
Ｎで割った余り）を算出し、保持回路REG2にセットす
る。この値とＮ進カウンタCNT2の値を比較回路CMP2で比
較し、一致したフレームで制御プロセッサPROC2の指示
により、受信用時間スイッチ制御メモリCMRを更新す
る。
ンタCNT2の値kR（０≦kR≦Ｎ−１）を読み出し、ｍフレ
ーム後のカウンタ値である（kR＋ｍ）mod N（kR＋ｍを
Ｎで割った余り）を算出し、保持回路REG2にセットす
る。この値とＮ進カウンタCNT2の値を比較回路CMP2で比
較し、一致したフレームで制御プロセッサPROC2の指示
により、受信用時間スイッチ制御メモリCMRを更新す
る。
一方、前記返信情報を受け取った送信ノードの制御プ
ロセッサPROC1はその返信情報が“フレーム時刻塞信
号”であれば、再度前記ｍの値を選択し直して、前述の
処理を再試行する。
ロセッサPROC1はその返信情報が“フレーム時刻塞信
号”であれば、再度前記ｍの値を選択し直して、前述の
処理を再試行する。
“フレーム時刻空信号”を受け取った場合は、呼が生
起した時点でのＮ進カウンタCNT1の値であったkSからｍ
フレーム後のＮ進カウンタCNT1の値である（kS＋ｍ）mo
d Nを算出し、保持回路REG1にセットする。この値とＮ
進カウンタCNT1の値を比較回路CMP1で比較し、一致した
フレームで制御プロセッサPROC1の指示により、送信用
時間スイッチ制御メモリCMSを呼設定される様に更新す
る。
起した時点でのＮ進カウンタCNT1の値であったkSからｍ
フレーム後のＮ進カウンタCNT1の値である（kS＋ｍ）mo
d Nを算出し、保持回路REG1にセットする。この値とＮ
進カウンタCNT1の値を比較回路CMP1で比較し、一致した
フレームで制御プロセッサPROC1の指示により、送信用
時間スイッチ制御メモリCMSを呼設定される様に更新す
る。
以上は送信ノードと受信ノード間で新たな呼が生起し
た場合につき説明したが、現在通話中の呼が復旧する場
合も時間スイッチ制御メモリCMS、CMRの更新情報内容が
異なる点を除けば全く同様の手順で処理できる。
た場合につき説明したが、現在通話中の呼が復旧する場
合も時間スイッチ制御メモリCMS、CMRの更新情報内容が
異なる点を除けば全く同様の手順で処理できる。
以上述べた従来の方式においては、送受信ノードの時
間スイッチ制御メモリの更新に時間がかかり、通信ノー
ド間の通話路の制御能力が低いという欠点がある。
間スイッチ制御メモリの更新に時間がかかり、通信ノー
ド間の通話路の制御能力が低いという欠点がある。
例えば、フレーム時刻k1（０≦k1≦Ｎ−１）の時点で
通信ノードに収容されている端末から第１の通話路の設
定あるいは開放要求が発生し、前述の原理に従って相手
ノードと打ち合わせを行い、m1なる値を選択し、時間ス
イッチ制御メモリを更新する第１のフレーム時刻として
（k1＋m1）mod Nを選択したとする。
通信ノードに収容されている端末から第１の通話路の設
定あるいは開放要求が発生し、前述の原理に従って相手
ノードと打ち合わせを行い、m1なる値を選択し、時間ス
イッチ制御メモリを更新する第１のフレーム時刻として
（k1＋m1）mod Nを選択したとする。
m1の値としては、通信ノードの制御プロセッサでのソ
フトウェアの処理時間と打ち合わせのための信号がルー
プを一周するのに要する伝播遅延時間を考慮して最小1m
秒（１フレームが125μｓの場合８〜10フレーム時間）
以上を必要とする。
フトウェアの処理時間と打ち合わせのための信号がルー
プを一周するのに要する伝播遅延時間を考慮して最小1m
秒（１フレームが125μｓの場合８〜10フレーム時間）
以上を必要とする。
次に、フレーム時刻k1＋１（０≦k1＋１≦Ｎ−１）の
時点で前記通信ノードに収容されている別の端末から新
たな第２の通話路の設定／開放要求が発生した場合、選
択するｍの値としては第１の場合と同じくm1を選択し、
時間スイッチ制御メモリを更新する第２のフレーム時刻
として、（k1＋１＋m1）mod Nとすることが望ましい
が、以下の理由によりこれは困難である。
時点で前記通信ノードに収容されている別の端末から新
たな第２の通話路の設定／開放要求が発生した場合、選
択するｍの値としては第１の場合と同じくm1を選択し、
時間スイッチ制御メモリを更新する第２のフレーム時刻
として、（k1＋１＋m1）mod Nとすることが望ましい
が、以下の理由によりこれは困難である。
従来例の方式では、第５図に示す様に各通信ノードの
制御プロセッサが直接ソフトウェア制御により時間スイ
ッチ制御メモリの内容を更新しているためこの処理に時
間を要し、前述の第１のフレーム時刻（k1＋m1）mod N
で時間スイッチ制御メモリを更新すると、次のフレーム
時刻である（k1＋１＋m1）mod Nにおいて第２の更新処
理を開始することは不可能である。
制御プロセッサが直接ソフトウェア制御により時間スイ
ッチ制御メモリの内容を更新しているためこの処理に時
間を要し、前述の第１のフレーム時刻（k1＋m1）mod N
で時間スイッチ制御メモリを更新すると、次のフレーム
時刻である（k1＋１＋m1）mod Nにおいて第２の更新処
理を開始することは不可能である。
即ち、従来の方式においては、通話路の設定／開放に
伴う時間スイッチ制御メモリの更新処理を各通信ノード
の制御プロセッサがすべて負担していたため、この処理
が遅く１フレーム時間毎に更新処理を行うことが出来
ず、したがってシステムの通話路の制御能力が低くなっ
ていた。
伴う時間スイッチ制御メモリの更新処理を各通信ノード
の制御プロセッサがすべて負担していたため、この処理
が遅く１フレーム時間毎に更新処理を行うことが出来
ず、したがってシステムの通話路の制御能力が低くなっ
ていた。
しかも、制御プロセッサは時間スイッチ制御メモリの
更新処理のみならず他の呼処理も同時に行うためシステ
ム全体の処理能力が低下するという欠点があった。
更新処理のみならず他の呼処理も同時に行うためシステ
ム全体の処理能力が低下するという欠点があった。
本発明の目的は、上述の欠点を解消した時分割多重時
間スイッチ制御方式を提供することにある。
間スイッチ制御方式を提供することにある。
本発明は、時分割多重時間スイッチ及び時分割多重時
間スイッチを制御する時間スイッチ制御メモリ及び制御
プロセッサを有する複数の通信ノードと、前記通信ノー
ド間を結合する通信ネットワークとからなる通信システ
ムの時分割多重時間スイッチを制御する時分割多重時間
スイッチ制御方式において、前記通信ノードに、時分割
多重時間フレームの数を計数するＮ進カウンタと、Ｎ語
の容量を持ち各番地には前記時間スイッチ制御メモリの
更新情報を保持するバッファメモリと、前記Ｎ進カウン
タの値を前記バッファメモリの番地としてその番地を読
み出し、時間スイッチ制御メモリの更新情報が格納され
ていればこの情報で時間スイッチ制御メモリを更新する
機能を有するバッファメモリ制御回路とを設け、通信ノ
ード間で通信を設定あるいは開放する場合、その都度当
該ノード間の制御プロセッサは打ち合わせにより０≦ｍ
≦Ｎ−１なる値ｍを選択し、打ち合わせを行った時点の
前記Ｎ進カウンタの値と、前記選択値ｍとのmod Nの和
ｎを計算し、前記バッファメモリのｎ番地に時間スイッ
チ制御メモリの更新情報を書き込むことを特徴としてい
る。
間スイッチを制御する時間スイッチ制御メモリ及び制御
プロセッサを有する複数の通信ノードと、前記通信ノー
ド間を結合する通信ネットワークとからなる通信システ
ムの時分割多重時間スイッチを制御する時分割多重時間
スイッチ制御方式において、前記通信ノードに、時分割
多重時間フレームの数を計数するＮ進カウンタと、Ｎ語
の容量を持ち各番地には前記時間スイッチ制御メモリの
更新情報を保持するバッファメモリと、前記Ｎ進カウン
タの値を前記バッファメモリの番地としてその番地を読
み出し、時間スイッチ制御メモリの更新情報が格納され
ていればこの情報で時間スイッチ制御メモリを更新する
機能を有するバッファメモリ制御回路とを設け、通信ノ
ード間で通信を設定あるいは開放する場合、その都度当
該ノード間の制御プロセッサは打ち合わせにより０≦ｍ
≦Ｎ−１なる値ｍを選択し、打ち合わせを行った時点の
前記Ｎ進カウンタの値と、前記選択値ｍとのmod Nの和
ｎを計算し、前記バッファメモリのｎ番地に時間スイッ
チ制御メモリの更新情報を書き込むことを特徴としてい
る。
本発明によれば、時分割多重時間スイッチ及び時間ス
イッチ制御メモリ及び制御プロセッサを有する複数の通
信ノードとこれらノード間を結合する通信ネットワーク
とからなる通信システムにおいて、通信ノードに、時分
割多重時間フレームの数を計数するＮ進カウンタと、Ｎ
語の容量を持ち各番地には時間スイッチ制御メモリの更
新情報を保持するバッファメモリと、前記Ｎ進カウンタ
の値を前記バッファメモリの番地としてその番地を読み
出し、時間スイッチ制御メモリの更新情報が格納されて
いればこの情報で時間スイッチ制御メモリを更新する機
能を有するバッファメモリ制御回路を設け、通信ノード
間で通信を設定／開放する場合、その都度当該ノード間
のプロセッサは打ち合わせを行い、０≦ｍ≦Ｎ−１なる
値ｍを選択し、打ち合わせを行った時点の前記Ｎ進カウ
ンタの値と、前記選択値ｍとのmod Nの和ｎを計算し、
前記バッファメモリのｎ番地に時間スイッチ制御メモリ
の更新情報を書き込む。その後、Ｎ進カウンタの値がｎ
になった時点で、バッファメモリ制御回路はバッファメ
モリのｎ番地を読み出し、その内容で時間スイッチ制御
メモリを更新する。従って制御プロセッサは、直接時間
スイッチ制御メモリを更新しないため処理能力に余裕が
出来、システム全体の処理能力も増大する。
イッチ制御メモリ及び制御プロセッサを有する複数の通
信ノードとこれらノード間を結合する通信ネットワーク
とからなる通信システムにおいて、通信ノードに、時分
割多重時間フレームの数を計数するＮ進カウンタと、Ｎ
語の容量を持ち各番地には時間スイッチ制御メモリの更
新情報を保持するバッファメモリと、前記Ｎ進カウンタ
の値を前記バッファメモリの番地としてその番地を読み
出し、時間スイッチ制御メモリの更新情報が格納されて
いればこの情報で時間スイッチ制御メモリを更新する機
能を有するバッファメモリ制御回路を設け、通信ノード
間で通信を設定／開放する場合、その都度当該ノード間
のプロセッサは打ち合わせを行い、０≦ｍ≦Ｎ−１なる
値ｍを選択し、打ち合わせを行った時点の前記Ｎ進カウ
ンタの値と、前記選択値ｍとのmod Nの和ｎを計算し、
前記バッファメモリのｎ番地に時間スイッチ制御メモリ
の更新情報を書き込む。その後、Ｎ進カウンタの値がｎ
になった時点で、バッファメモリ制御回路はバッファメ
モリのｎ番地を読み出し、その内容で時間スイッチ制御
メモリを更新する。従って制御プロセッサは、直接時間
スイッチ制御メモリを更新しないため処理能力に余裕が
出来、システム全体の処理能力も増大する。
以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図は本発明の時分割多重時間スイッチ制御方式の
一実施例における各ノードの構成を示す概略図である。
第１図は、第５図の従来例と同様にINF部から到来した
入力通話信号が送信ノード→ループ→受信ノードの経路
で出側のINF部へ伝達されている場合を示している。送
信ノードは、INF部、送信用時分割多重時間スイッチ
TS、送信用時間スイッチ制御メモリCMS、ループインタ
ーフェース回路D/I、Ｎ進カウンタCNT1、バッファメモ
リBM1,バッファメモリ制御回路CONT1、制御プロセッサP
ROC1で構成されている。受信ノードは、INF部、受信用
時分割多重時間スイッチTR、受信用時間スイッチ制御メ
モリCMR、ループインターフェース回路D/I、Ｎ進カウン
タCNT2、バッファメモリBM2、バッファメモリ制御回路C
ONT2、制御プロセッサPROC2で構成されている。そし
て、送信ノードと受信ノードとは、ループインターフェ
ース回路D/Iにおいてはループ＃１〜＃ｌにより接続さ
れている。
一実施例における各ノードの構成を示す概略図である。
第１図は、第５図の従来例と同様にINF部から到来した
入力通話信号が送信ノード→ループ→受信ノードの経路
で出側のINF部へ伝達されている場合を示している。送
信ノードは、INF部、送信用時分割多重時間スイッチ
TS、送信用時間スイッチ制御メモリCMS、ループインタ
ーフェース回路D/I、Ｎ進カウンタCNT1、バッファメモ
リBM1,バッファメモリ制御回路CONT1、制御プロセッサP
ROC1で構成されている。受信ノードは、INF部、受信用
時分割多重時間スイッチTR、受信用時間スイッチ制御メ
モリCMR、ループインターフェース回路D/I、Ｎ進カウン
タCNT2、バッファメモリBM2、バッファメモリ制御回路C
ONT2、制御プロセッサPROC2で構成されている。そし
て、送信ノードと受信ノードとは、ループインターフェ
ース回路D/Iにおいてはループ＃１〜＃ｌにより接続さ
れている。
第１図において、送信用時分割多重時間スイッチTS、
送信用時間スイッチ制御メモリCNS、送信用ループイン
ターフェース回路D/I、受信用時分割多重時間スイッチT
R、受信用時間スイッチ制御メモリCMR、受信用ループイ
ンターフェース回路D/Iの動作は第５図で示した従来例
の場合と同様である。また、CNT1,CNT2はフレーム時刻
をカウントするためのＮ進カウンタであり、各ノードに
おいて１フレーム時間（例えば125μｓ）毎に＋１加算
され０からＮ−１までのフレーム時刻を計数する。Ｎ進
カウンタCNT1,CNT2の値は制御プロセッサPROC1,PROC2が
読み出すことができる。バッファメモリBM1,BM2はＮ語
の容量を持ち、各番地には、ノード間の通信の設定／開
放に伴う時間スイッチ制御メモリCMS,CMRの更新情報を
保持する。Ｎ進カウンタCNT1,CNT2の出力はバッファメ
モリBM1,BM2の読出し番地となっている。バッファメモ
リ制御回路CONT1,CONT2は、各々Ｎ進カウンタCNT1,CNT1
の値を読出し番地としてバッファメモリをBM1,BM2をア
クセスし、その番地に時間スイッチ制御メモリの更新情
報が格納されていれば、この情報で時間スイッチ制御メ
モリCMS,CMRを更新する機能を持つ。
送信用時間スイッチ制御メモリCNS、送信用ループイン
ターフェース回路D/I、受信用時分割多重時間スイッチT
R、受信用時間スイッチ制御メモリCMR、受信用ループイ
ンターフェース回路D/Iの動作は第５図で示した従来例
の場合と同様である。また、CNT1,CNT2はフレーム時刻
をカウントするためのＮ進カウンタであり、各ノードに
おいて１フレーム時間（例えば125μｓ）毎に＋１加算
され０からＮ−１までのフレーム時刻を計数する。Ｎ進
カウンタCNT1,CNT2の値は制御プロセッサPROC1,PROC2が
読み出すことができる。バッファメモリBM1,BM2はＮ語
の容量を持ち、各番地には、ノード間の通信の設定／開
放に伴う時間スイッチ制御メモリCMS,CMRの更新情報を
保持する。Ｎ進カウンタCNT1,CNT2の出力はバッファメ
モリBM1,BM2の読出し番地となっている。バッファメモ
リ制御回路CONT1,CONT2は、各々Ｎ進カウンタCNT1,CNT1
の値を読出し番地としてバッファメモリをBM1,BM2をア
クセスし、その番地に時間スイッチ制御メモリの更新情
報が格納されていれば、この情報で時間スイッチ制御メ
モリCMS,CMRを更新する機能を持つ。
ここで送信ノードから受信ノードに向かって新たに呼
が生起した場合の動作につき説明する。送信ノードを制
御する制御プロセッサPROC1は適当な値ｍ（０≦ｍ≦Ｎ
−１）を選択する。この値ｍは第５図の従来例と同様
に、呼が生起した時点からｍフレーム時間後に時間スイ
ッチ制御メモリCMS,CMRを更新することを意味する。
が生起した場合の動作につき説明する。送信ノードを制
御する制御プロセッサPROC1は適当な値ｍ（０≦ｍ≦Ｎ
−１）を選択する。この値ｍは第５図の従来例と同様
に、呼が生起した時点からｍフレーム時間後に時間スイ
ッチ制御メモリCMS,CMRを更新することを意味する。
ｍの選択方法は従来例と同じく、送受信ノード間の打
ち合わせによる。ｍが決定したら制御プロセッサPROC1
は、打ち合わせ時点のＮ進カウンタCNT1の値kS（０≦kS
≦Ｎ−１）を読み出し、ｎ＝（kS＋ｍ）mod Nを算出
し、バッファメモリBM1のｎ番地に時間スイッチ制御メ
モリCMSの更新情報を格納する。バッファメモリ制御回
路CONT1はＮ進カウンタCNT1の出力を、バッファメモリB
M1の読み出し番地として、毎フレームバッファメモリBM
1を読み出す。この時、前述の時間スイッチ制御メモリC
MSの更新情報が格納されていればこの情報によりCMSを
更新する。従って、（kS＋ｍ）mod N番地に格納された
時間スイッチ制御メモリCMSの更新情報は、Ｎ進カウン
タの値が（kS＋ｍ）mod Nになった時点で、制御プロセ
ッサの介在なしに実行される。
ち合わせによる。ｍが決定したら制御プロセッサPROC1
は、打ち合わせ時点のＮ進カウンタCNT1の値kS（０≦kS
≦Ｎ−１）を読み出し、ｎ＝（kS＋ｍ）mod Nを算出
し、バッファメモリBM1のｎ番地に時間スイッチ制御メ
モリCMSの更新情報を格納する。バッファメモリ制御回
路CONT1はＮ進カウンタCNT1の出力を、バッファメモリB
M1の読み出し番地として、毎フレームバッファメモリBM
1を読み出す。この時、前述の時間スイッチ制御メモリC
MSの更新情報が格納されていればこの情報によりCMSを
更新する。従って、（kS＋ｍ）mod N番地に格納された
時間スイッチ制御メモリCMSの更新情報は、Ｎ進カウン
タの値が（kS＋ｍ）mod Nになった時点で、制御プロセ
ッサの介在なしに実行される。
以上説明した様に、本発明によれば、時間スイッチ制
御メモリCMSの更新処理が、バッファメモリ制御回路CON
T1により行われるため、処理時間が短縮され、通信ノー
ドの通信路の制御能力が増大する。
御メモリCMSの更新処理が、バッファメモリ制御回路CON
T1により行われるため、処理時間が短縮され、通信ノー
ドの通信路の制御能力が増大する。
以上は送信ノードと受信ノード間で新たに呼が生起し
た場合につき説明したが、現在通話中の呼が復旧する場
合も時間スイッチ制御メモリの更新情報の内容が異なる
点を除けば全く同様の手順で処理できる。
た場合につき説明したが、現在通話中の呼が復旧する場
合も時間スイッチ制御メモリの更新情報の内容が異なる
点を除けば全く同様の手順で処理できる。
以上説明したように本発明によれば、呼の生起／復旧
に際して送受信ノード間で時間スイッチ制御メモリを更
新するフレーム時刻を一致させることが可能であるだけ
ではなく、従来例の欠点であった通話路の制御能力の低
下を解消し、制御プロセッサの負荷を軽減して、システ
ム全体の処理能力を向上させることができる。
に際して送受信ノード間で時間スイッチ制御メモリを更
新するフレーム時刻を一致させることが可能であるだけ
ではなく、従来例の欠点であった通話路の制御能力の低
下を解消し、制御プロセッサの負荷を軽減して、システ
ム全体の処理能力を向上させることができる。
第１図は、本発明の時分割多重時間スイッチ制御方式の
一実施例における各ノードの構成を示す概略図、 第２図は、本発明を適用する対象となる通信システムの
構成を示すブロック図、 第３図はビルディングブロック化された通信ノード相互
間で通話情報の授受を行う際の混合パケット形式の例を
示す図、 第４図は従来技術により時間スイッチの構成とその動作
概略を示す図、 第５図は従来の時分割多重時間スイッチ制御方式の一例
における各ノードの構成を示す概略図である。 TS……送信用時分割多重時間スイッチ TR……受信用時分割多重時間スイッチ CMS……送信用時間スイッチ制御メモリ CMR……受信用時間スイッチ制御メモリ D/I……ループインターフェース回路 CNT1,CNT2……Ｎ進カウンタ PROC1,PROC2……制御プロセッサ BM1,BM2……バッファメモリ CONT1,CONT2……バッファメモリ制御回路 CMP1,CMP2……比較回路 REG1,REG2……保持回路 INF……インターフェース回路 Ｔ……時分割多重時間スイッチ CM……時間スイッチ制御メモリ ASU……アドレスシフトユニット
一実施例における各ノードの構成を示す概略図、 第２図は、本発明を適用する対象となる通信システムの
構成を示すブロック図、 第３図はビルディングブロック化された通信ノード相互
間で通話情報の授受を行う際の混合パケット形式の例を
示す図、 第４図は従来技術により時間スイッチの構成とその動作
概略を示す図、 第５図は従来の時分割多重時間スイッチ制御方式の一例
における各ノードの構成を示す概略図である。 TS……送信用時分割多重時間スイッチ TR……受信用時分割多重時間スイッチ CMS……送信用時間スイッチ制御メモリ CMR……受信用時間スイッチ制御メモリ D/I……ループインターフェース回路 CNT1,CNT2……Ｎ進カウンタ PROC1,PROC2……制御プロセッサ BM1,BM2……バッファメモリ CONT1,CONT2……バッファメモリ制御回路 CMP1,CMP2……比較回路 REG1,REG2……保持回路 INF……インターフェース回路 Ｔ……時分割多重時間スイッチ CM……時間スイッチ制御メモリ ASU……アドレスシフトユニット
Claims (1)
- 【請求項１】時分割多重時間スイッチ及び時分割多重時
間スイッチを制御する時間スイッチ制御メモリ及び制御
プロセッサを有する複数の通信ノードと、前記通信ノー
ド間を結合する通信ネットワークとからなる通信システ
ムの時分割多重時間スイッチを制御する時分割多重時間
スイッチ制御方式において、前記通信ノードに、時分割
多重時間フレームの数を計数するＮ進カウンタと、Ｎ語
の容量を持ち各番地には前記時間スイッチ制御メモリの
更新情報を保持するバッファメモリと、前記Ｎ進カウン
タの値を前記バッファメモリの番地としてその番地を読
み出し、時間スイッチ制御メモリの更新情報が格納され
ていればこの情報で時間スイッチ制御メモリを更新する
機能を有するバッファメモリ制御回路とを設け、通信ノ
ード間で通信を設定あるいは開放する場合、その都度当
該ノード間の制御プロセッサは打ち合わせにより０≦ｍ
≦Ｎ−１なる値ｍを選択し、打ち合わせを行った時点の
前記Ｎ進カウンタの値と、前記選択値ｍとのmod Nの和
ｎを計算し、前記バッファメモリのｎ番地に時間スイッ
チ制御メモリの更新情報を書き込むことを特徴とする時
分割多重時間スイッチ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27911285A JP2595504B2 (ja) | 1985-12-13 | 1985-12-13 | 時分割多重時間スイッチ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27911285A JP2595504B2 (ja) | 1985-12-13 | 1985-12-13 | 時分割多重時間スイッチ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62139498A JPS62139498A (ja) | 1987-06-23 |
| JP2595504B2 true JP2595504B2 (ja) | 1997-04-02 |
Family
ID=17606582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27911285A Expired - Lifetime JP2595504B2 (ja) | 1985-12-13 | 1985-12-13 | 時分割多重時間スイッチ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2595504B2 (ja) |
-
1985
- 1985-12-13 JP JP27911285A patent/JP2595504B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62139498A (ja) | 1987-06-23 |
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