JPS60210048A - 異なるビツトレ−トの信号交換用のデイジタル交換回路網 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は多重通話路（チャネル）に収容された異なるし
−ト（速度）のディジタル信号交換用のディジタル交換
回路網であって、そのディジタル信号がフレーム、語に
常に交換されているタイムスロット当り固定されたビッ
ト数テ分割されており、多重通話路の各々に対して人力
ステップ及び出力ステップ及び交換されるべき通話路の
霧々に対する共通スイッチステップより成る交換用回路
網に関する。

か＼る交換用回路網の使用は、当初異なるレートを有す
る多重送信信号が一つ又はそれ以上の加入者から供給さ
れ、そしていくつかのその他の加入者に向けられている
場合に特に起る。この接続では、一つの６４ｋｂｉｔ／
ｓ通話路に電話通話及びデータ通信用の信号を送信する
加入者が考えられる。

〈従来の技術〉 上記の種類の交換回路網はオランダ特許出願第７４１２
１９７号から知られている。この提案の欠点は低いレー
トを持った信号を８ビツト語が満たされる迄蒐集し、そ
のため容認出来ない遅尾が起ることである。

ヨーロッパ特許出願第　１００１号から知られた提案で
は、ビット毎に交換し、そのため迅速な交換が実施出来
るのだが、他方、回路網の交換容量の限界に比較的小数
の通話路で既に到達する交換回路網が記載されている。

別の交換用回路網によっであるレートの交換した各信号
を持つ提案は、ＩＥ？インターナショナル・スウィッチ
ング・シンポジウム・レコード（Ｉ　ＥＥＥＩｎｔｅｒ
ｎａｔｉｏ−ｎａｌ　Ｓｗｉｔｃｈｉｎｇ　Ｓｙｍｐｏ
ｓｉｕｍ　ｒｅｃｏｒｄ　）　：　１９７２年６月６−
９日２３４頁乃至２４２頁のＪ、　ＡｄａｒｎとＡ。

０ｒｂｅｌｌ著の雑文“ア・ディジタル・データ・エク
スチェンジ（Ａ　ｄｉｇｉｔａｌ　ｄａｔａ　ｅｘｃｈ
ａｎｇ＆　）　”から知られている。この方法の実施で
は然し、比較的遊休時間の多いかな多大きい交換システ
ムとなる。

く本発明の特徴〉 最低のレートの入力信号だけでなく、最低レートのＮ（
Ｎ＝１．・・・・・・・・・、８）倍の信号も同一時間
内に交換し得る、上記の種類の交換用回路網を提供する
ことが本発明の目的である。刊随する問題は、発信（送
り出し）フレーム中の語中の信号の位置が交換されるべ
き信号が受信（入来）フレーム中の語中でとる位置から
変り得ることである。この問題を解決するために、本発
明による交換回路網は、各入力ステップがフレーム内の
１個又はそれ以上のビットの位置を変更し得る第一の装
置を有し、且つ各出力ステップがスイッチステップによ
って交換された胎内の１個又はそれ以上のビットの位置
を変更し得る第二の装置を有することを特徴とする。こ
の結果、１個で同一の受信（入来）胎内のビットが異な
る発信（送り出し）語の同一のビット位置に交換するこ
とが出来、そしてその上に異なる受信語の同一のビット
位置のビットが１個で同一の発信語に交換することが出
来る。この場合、本発明による交換回路網は、１個以上
の通話路に含有されている信号となり得る完全語を平行
的に交換し、そしてこの事実から極めて大きな容量を有
する。

く態様の記載〉 図１の回路図では、一連の８ビツト語が平行的に入力１
に供給されている。この信号は多重化された形態の、２
．０４８Ｍｂｉｔ／ｓのＰＧＭ（パルス符号変調ンシス
テムのあるに・−列えば１６−よシ成る。８ビツト語は
入力バッファ２に記録され、これは８ビツトの巾及び５
１２ビツトの長さを持つランダムアクセス記憶装置（Ｒ
ＡＭ）によつせることである。８ピツｌはラインごとに
遂次的に入力バッファ２中に記録されそして丹び同一の
順序で読み出される。８服母線３を経て、（下記のパス
によって接続の各々も仕組まれていることとなるのだが
）入力バッファのラインの各々の内容が８線母線を経て
、空間スイッチステップ４によって、時間スイッチステ
ップ６に８線母線５を経て供給される。スイッチステッ
プ４は好ましくは８×８空間スイッチステップの構造を
有しているが、然し時間スイッチステップの構造を有す
ることも出来る。その場合、機能は同じのま＼である、
つまり各胎内のビットの位置の変更が可能となっている
。時間ステップ６は５１２ビツトの行サイズを持つ８本
の独立性より成り各行が別個のルート記憶装置によって
制御されているＲＡＭの構造を有する。

時間ステップ中の記録はルート記憶装置の制御の下で行
なわれ、一方読出しは周期的に起る。時間ステップ６の
機能は、異なる受信語から来る、そして同一瞬間に同一
のライン上に交換しなければならぬビットを集めること
である。

この機能は８個の異なるルート記憶装置ａによって時間
ステップ６０８行を制御することに依って可能となって
いる。

８線母線を経て、信号は８千面空間的スイッチステップ
８に供給され、そのディメンションは後に示す。このス
イッチステップ８の８平面は別々のルート記憶装置によ
って制御されている。この方法で８ビツトは平行して交
換出来る。

母＃ｉ！７上の８ビツトは８本の異なる母線９に交換出
来る。

８線母線９を経て、スイッチされたビット流はそこで空
間的スイッチステップ１ｏに供給され、１ｏは好ましく
は８×８空間的スイッチステップの構造を有しているが
、然し時間スイッチステップの構造を有することも出来
る。その場合には機能は同一の４＼である、即ち各胎内
のビットの位置の変更が可能な様になっている。スイッ
チステップ１゜は８行及び８列から成り、そして行の各
々は列の各々にスイッチさせることが出来る。スイッチ
ステップ１０の出力は８線母線１１によって出力時間ス
テップ１２に接続されている。時間ステップ１２ｕ８ビ
ツトの１ｊと５１２ビツトの長さを持つランダムアクセ
ス記憶装置（ＲＡＭ）によつて形成されている。時間ス
テップ１２中の記録はルート記憶装置の制御下で起る。

周期的に読出された信号は出力１３に供給される。

信号 本ｉ？ＩＩＭの入力１の各々に供給され、そして出力１
３の各々にある集合体信号は３２．７６８Ｍｂｉｔ／ｓ
のレートを有する。これらは、各々３２多重化された６
４ｋｂｉｔ／ｓ信号より成る、１ｏ多重化された２、０
４８Ｍｂｉｔ／ｓ信号を含有し得る。６４　ｋｂ　ｉ　
ｔ／ｓのレートは加入者の通話路のレートとなり得る。

か＼る加入者の通話路は異なる仕向は光用の異なるレー
トの信号を含み得る。本発明による交換回路網は８ｋｂ
ｉｔ／Ｓから最高６４　ｋ　ｂ　ｉ　ｔ　／ｓのマルチ
プルのスイッチ（交換）に適しているが、実施例中のレ
ートは８ｋｂｉｔ／ｓ、１６ｋｂｉｔ／ｓ、３２ｋｂｉ
ｔ／ｓ及び５４　ｋｂ　ｉ　ｔ／ｓのｆｆルチプルに限
定されよう。６４　ｋｂｉｔ／ｓ通話路は異なる信号、
例えば８ｋｂｉｔ／ｓの８信号、１６ｋｂｉｔ／ｓの２
信号及び３２　ｋｂ　ｉ　ｔ／ｓの１個号等の組合わせ
で満たされることが出来ることは明白であろう。

図２は可能な構造の例を示す。１個の５４ｋｂｉｔ／ｓ
信号（Ａ）を含む語１．１個の３２　ｋｂ　ｉ　ｔ／ｓ
信号（Ｂ）及び２個の１６　ｋｂ　ｉ　ｔ／ｓ信号（Ｃ
）を含む語■、１個の１６　ｋｂｉｔ／Ｓ信号（Ｃ）、
２個の８ｋｂｉｔ／ｓ信号（Ｄ）及び１個の３２ｋｂｉ
ｔ／ｓ信号（Ｂ）を含む語■、及び３個の１６　ｋｂ　
ｉ　ｔ／ｓ信号（Ｃ）及び２個の８ｋｂｉｔ／ｓ信号（
Ｄ）を含む語■である。本発明の基礎をなす課題は、６
４　ｋｂ　ｉ　ｔ／ｓ通話路内で発生した信号の１個又
はそれ以上がいくつかの発信６４ｋｂｉｔ／ｓ通話路に
交換されるべきであり、更に受信通話路内で交換させる
べきビットの位置がいつも自由に選定されることが不可
能であるために、受信６４　ｋｂ　ｉ　ｔ／ｓ通話路中
のものとは異る発信６４ｋｂｉｔ／ｓ通話路内の別の位
置をとるべきでもある時に起るであろう。図３に示した
二つの異なる課題がこの場合起りうる。

図３ａは１個で同一の受信語（ｉ）からの２個のビット
を二つの異なる発信語（０１，０２）内の同一の位置に
交換すべき状況を示している。図３ｂは二つの異なる語
（ｉｌ。

ｉ２）内の同一位置に発生した２個のビットを１個のそ
して同一の発信語（０）に交換すべき状況を示している
。

本発明による交換用回路網は、８ビット語だけを交換出
来るこの種類の既知の交換用回路網についてよりも僅か
１フレームだけ多い最大の交換遅延量だが、タイムスロ
ット当りの入力のそれぞれの一語を交換することをなし
とげる。

本発明の交換用回路網は４種の時間レジーム（図１参照
）：即ち入力にある一つ（Ｔｉ　）、入力バッファ−２
と時間ステップ６との間の一つ（Ｔａ　）、時間ステッ
プ６と出力バッファ１２との間の一つ（Ｔｂ）及び出力
にある一つ（Ｔｏ）、を識別する。信号が交換される時
に、１個のフレーム以上では無い交換遅延は一つの時間
レジームから他の−っに移行している時に起り得る。か
＼る移行の合計数は３であろう、従って合計交換遅延は
３フレ一ム以上では無い量となるであろう。その結果と
して、回り道をする遅延は６フレーム（７５０μｓ）以
下であるであろうし、それは障害の原因とはならないで
あろう。別の周辺条件は、充分に大きな容量を得るため
に多数の接続を同時に交換しなければならぬことである
。

図４は上述の種類のＮ個の入力信号用に適した交換用回
路網の好ましい態様の回路図である。

交換用回路網はＮ本の８線入力母線１を有し、入力バッ
ファ２、スイッチステップ４及び時間ステップ６が各入
力母線に対して備えつけられている。８線出力母線１３
の各々に対してスイッチステップ１０及び出力バッファ
１２が設けられている。入力バッファ２の各々はカウン
タ１４の制御下で数値順序で読出される。語又はオクテ
ツト（８ビツトバイト）内のビット位置はどの母線のパ
ス経由でビットのスイッチステップ４への転送が起るか
きめる。従って、その上に母線の信号が入るであろうス
イッチステップ４のラインは語の内のビットの位置によ
ってきめられる。ビットがスイッチされる行は発信タイ
ムスロット内でビットがとるべき位置に依存している。

９：挨されるべき各ビットの受信あて先は中央処理装置
２０にわかっており、２０はルート記憶装置の１５．１
６．１７．１８及び１９の部分にそれぞれスイッチステ
ップ４．６．８，１０及び１２の設定に必要な情報を提
供する。スイッチステップ４の行からやって来る信号は
オクテツトごとにタイムステップ６中に記録される。時
間ステップ６中の記録はルート記憶装置の部分１６の制
御下で起る。この部分は８個の独立性から成り、その各
々が時間ステップ６の別々の行を制御する。スイッチ情
報が記録される部分１６のラインは受信タイムスロット
の数、１母森５．７及び９上のパスが通る行によって定
まる。母線５．７及び９上のパスはある種の信号につい
ては同一である。スイッチ情報それ自身、信号が時間ス
テップ６から読み出される時間の点で左右される。時間
ステップ６の各行はスイッチステップ８の別個の平面に
よって交換されるであろう。スイッチステップ８の平面
の各々はルート記憶装置の別々の部分１７によって設定
される。スイッチ情報が記録されるルート記憶装置の部
分１７のラインはスイッチステップ８を通る交換の瞬間
、受信人力１の数による行、及び出力１３によるスイッ
チ情報それ自身によって定まる。信号は母線９を経て、
空間ステップ１ｏの一つに交換され、語中の８ビツトの
逸切な位置を確保する。

空間ステップ１０はルート記憶装置の部分１８で制御さ
れ、そのラインはＴｂのタイムスロット数、母線５．７
及び９上のパスによる行、及び発信タイムスロット内の
ビット位置による設定情報に依って決定される。この方
法で１個で同一の胎内のビット位置の可能な変更が確保
される。最後に、出力バッファ１２は、その上に設定情
報が記録されるどのラインかをＴｂのタイムスロットａ
及び出力バッファ１２のライン数に依る設定情報それ自
身によって決定されるルート記憶装置の部分１９によっ
て制御される。出力バッファ１２は周期的に読出される
と・いう事実から、バッファのライン数は発信タイムス
ロットの数に対応するであろう。ルート記憶装置の部分
１５．１６．１７．１８及び１９はすべて周期的に読み
出し可能な記憶装置よシ成り、そしてその内容は中央処
置装置２０によって決定され、記録される。

図５は多数のビットが交換されることが出来る方法を例
示している。入力１．１に入ったビットａ、ｂ、ｃ及び
ｄは、出力１３．１に、即ち発信タイムスロット５の語
の第一の位置、発信タイムスロット８の語の第一の位置
、及び発信タイムスロット５の語の第四及び第五の位置
にそれぞれ交換される必要がある。入力１．Ｈに入った
ビットｅは出力１３．１のタイムスロット５の第への位
置に交換される必要がある。

中央処理装置２０は語中のどのビット位置が利用可能か
識別して、常法で、入来しておりそして別々の信号を送
る通話路を経て供給されることの出来る信号を送ること
から各ビットの受信あて先を推論する。ピッ）ａ、ｃ、
ｄ及びｅはすべて、出力１３．１の発信タイムスロット
５に交換される必要がある。該ビットはスイッチステッ
プ４によって、例えばピッ）ａが第三の位置から第一の
位置にスイッチされる様に、語中の適切な位置にスイッ
チされることが出来る。さらにピッ）ｂを胎内の適切な
位置にスイッチすることはスイッチステップ４に依って
達成することは出来ぬ、その理由はビットａとｂが同一
の瞬間にスイッチステップ４によってスイッチされしか
もそれらは胎内の第一の位置にいずれもスイッチされる
必要があるためである。従ってピッ）ｂはスイッチステ
ップ４の後、胎内のある位置をとらねばならず、その位
置は発信胎内の最終位置に対応はまだしていない。実施
例中では、この位置は第二の位置と仮定されている。ス
イッチステップ４の後、異なるビットがルート記憶装置
の部分１６の制御下で時間スイッチステップ６に記録さ
れる。スイッチ６はルート記憶装置の部分１６の８行に
よって制御されているので、同時に入った８ビツトを、
母線５を経てスイッチステップ６の異なるライン上に記
録することが可能となるであろう；この方法で、同時に
入ったビットａ及びｂは、スイッチステップ６のライン
４及び７上にそれぞれ記録される。異なる瞬間に入るビ
ットａ、ｃ、ｄ及びｅは、スイッチステップ６の同一の
ラインに、ウィツト（ｗｉｔ）ライン４に、記録される
、例数ならばこれらのビットはすべて、出力１３．１の
同一の発信タイムスロットに、ウィツト（ｗｉｔ）タイ
ムスロット５に交換される必要があるからである。スイ
ッチステップ６の８行はスイッチングマトリックスの異
なる平面を経て交換される。タイムステップ６の最初の
行はスイッチングマトリックスの第一の平面によって交
換され、第二性は第二の平面によって等々である。ピッ
）ａ、ｃ、ｄ及びｅのすべてはスイッチングマトリック
ス８の第一、第四及び第八千面をそれぞれ経て、タイム
スロット４中に交換される。ビットｂは第二平面を経て
タイムスロット７中に交換される。

タイムスロット４中で該平面はビットａ、ｃ、ｄ及びｅ
がすべて母線９０同一パスに交換される様に設置されて
いなければならぬ。タイムスロット中で、スイッチング
マトリックス８の第二の面は、ピッ）ｂが母＠９の適切
なパスに父挨される様に設定されている。タイムスロッ
ト４中で、ピッ）ａ、ｃ、ｄ及びｅはスイッチステップ
１０に依って交換される。これらのビットは既にスイッ
チステップ４に依って胎内の適切な位置にスイッチされ
ているという事実から、語の内のこれらのビットの位置
はスイッチステップ１０に依ってこれ以上変化させられ
る必要は無い。タイムスロット７中でピッ）ｂはスイッ
チステップＩＯに依って交換される。スイッチステップ
４に依ってこのビットは胎内の適切な位置にスイッチさ
れることが出来ないので、スイッチステップ１０に依っ
て、適切な位置に、即ち位置２から位置１にスイッチさ
れる必要がある。ルート記憶装置の部分１９は各語がス
イッチステップ１２の適切なライン上に記録されること
を保証する。従って母線１１を経てタイムスロット４に
入る語はスイッチステップ１２のライン５上に記録され
；この語はピッ）ａ、ｃ、ｄ及びｅを含んでいる。スイ
ッチステップ１２は周期的に読出され、それでピッ）ａ
、Ｃ％ｄ及びｅは発信タイムスロット５中に現われるで
おろうし、そしてピッ）ｂは出力１３．１の発信タイム
スロット８中に現われるであろう。

上述の方法で、各ビットは如何なる受信フレームからも
如何なる発信フレームへ交換されることが出来る。然し
、本発明の交換用回路網はオクテツトの原理に基づいて
スイッチする利点は残り、従って交換用回路網の容量と
レート（速度）は、異なるレートの信号の交換用の既知
の交換回路網に比して高いものである。

【図面の簡単な説明】

図１は本発明による回路網の回路図である。 図２は受信あるいは発信フレーム中の信号の起りうるフ
レーム構造でおる。 図３は若干の起りうるビット位置変化の時間線図である
。 図４は本発明による交換回路網の好ましい態様の詳細構
成図である。 図５は若干のビットの接続図である。 図面のｃ′ｆ■書（内容に変更なし） 図２ 図３ 、　ｈ 手続補正書（方式） 昭和６０年３月２７日 特許庁長官　志　賀　学　殿 名称　オ　ラ　ン　ダ　国 願書に添付の手書き明細書の浄書　−、） パ装置：ｔ、（’ｒ ６袖正０内容　７・ 別紙の通り、但し明細書の内容の補正はなり）。

Claims (1)

1. 【特許請求の範囲】 １、多重通詰路に収容された異なるレートのディジタル
   信号の交換用のディジタル交換回路網であって、そのデ
   ィジタル信号がフレーム、語に、常に交換されているタ
   イムスロット当り固定されたビット数で分割されており
   、多重通話路の各々に対して入力ステップ及び出力ステ
   ップ及び交換されるべき通話路の各々に対する共通スイ
   ッチステップより成る交換回路網に於て、 各入力ステップがフレーム内の１個又はそれ以上のビッ
   トの位置を変更し得る第一の装置（４，６）を有し、且
   つ各出力ステップがスイッチステップ（８）によって交
   換される胎内の１個又はそれ以上のビットの位置を変更
   し得る第二の装置（１０）を有することを特徴とするデ
   ィジタル信号交換用のディジタル交換回路網。 ２、第一の装置が空間的スイッチステップ（４）及び時
   間スツチステップ（６）のラインで、ビット語をそれぞ
   れ収容し得る２イン上の自由な位置に交換する可能性を
   有することを特徴とする特許請求の範囲第１項記載の交
   換回路網。 ３、第二の装置が空間的スイッチステップ（１０）を有
   することを特徴とする特許請求の範囲第１項又は第２項
   記載の交換回路網。