JPH04137993A

JPH04137993A - サブレート時間スイッチ

Info

Publication number: JPH04137993A
Application number: JP2260179A
Authority: JP
Inventors: Kazuhiko Ito; 和彦伊東; Kiyohiro Shimokawa; 下川　清裕; Tetsuo Ebara; 鉄男江原
Original assignee: Fujitsu Ltd; Fujitsu Kyushu Communication Systems Ltd
Current assignee: Fujitsu Ltd; Fujitsu Kyushu Communication Systems Ltd
Priority date: 1990-09-28
Filing date: 1990-09-28
Publication date: 1992-05-12
Also published as: US5287350A; CA2052409A1; AU634096B2; EP0483516A2; AU8482591A; EP0483516A3; CA2052409C

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［１ｅ：要］１タイムスロット中に複数個のサブレート信号を含むデ
ィジタル多重信号をスイッチするサブレート時間スイッ
チに関し。

各サブレートの帯域に関係なくソフトウェアによる設定
が従来と同様に１回で済むサブレート時間スイッチを提
供することを目的とし８人力された多重信号がシーケン
シャルに書き込まれる通話メモリと、該通話メモリ上の
サブレート信号が複数個書き込まれたタイムスロット位
置を、読み出し時に連続する複数チャネルで指定する制
御メモリと前記複数チャネルで前記タイムスロットの読
み出しビットアドレスを異ならせる読み出しアドレス発
生手段とを備えるよう構成する。

［産業上の利用分野］本発明は１タイムスロット中に複数個のサブレート信号
を含むディジタル多重信号をスイッチするサブレート時
間スイッチに関する。

ディジタル交換機の一般的な交換方式では６４Ｋｂｐｓ
　（キロ・バイト・パー・セコンド）の信号を基本とし
た交換が行われ３時間的な交換を行う時間スイッチも単
位に対応する制御が行われている。

最近、中継線の有効利用を目的として、音声情報の圧縮
技術が進められ、３２Ｋｂｐｓや、１６Ｋｂｐｓ、８Ｋ
ｂｐｓ等のいわゆるサブレートの速度に圧縮して伝送す
る研究が進められている。

そのようなサブレートの信号を６４Ｋｂｐｓ（以下、基
ホレートと呼ぶ）の信号と同じ時間スイッチにより交換
することが望まれている。

［従来の技術］従来、音声情報はＣＣＩＴＴ勧告に従って６４Ｋｂｐ　
ｓのＰＣＭ、特に米国１日本等はその中のミュ一方式（
μＬａｗ）によるＰＣＭに変換されていた。この情報は
、１２５μｓｅｃ毎に８ビツト送受信される必要がある
ため、交換機の交換方式としては、６４Ｋｂｐｓの回線
交換方式が一般に採用されている。

音声圧縮技術の研究・開発に対応して、ＣＣＩＴＴは、
既に３２ＫｂｐｓＡＤＰＣＭ　（適応差分Ｐ　ＣＭ　：
　Ａｄａｐｔｉｖｅ　Ｄｉｆｆｅｒｅｎｔｉａｌ　Ｐ　
ＣＭ　）について最終勧告を出しており２伝送装置間で
実用化されている。同様に１６Ｋｂｐｓ、８Ｋｂｐｓへ
の圧縮技術においても、各社独自の方式の提案、試行が
行われている。

第６図は従来のサブレートを扱う交換機の構成図、第７
図はコーデックＬＳＩの入出カフオーマット、第８図は
従来の時間スイッチ（６４Ｋｂｐｓ回線交換）の構成図
、第９図は従来の時間スイッチ（３２Ｋｂｐｓ回線交換
）の構成図である。

第６図において、７０はディジクル交換機の通話路スイ
ッチを含むネットワーク（ＮＷ）、７１゜７２は加入者
線、７３．７４はディジタル中継線を表し、７３が大中
継線と７４は出中継線、７５は音声圧縮多重部である。

図の例では、１を詰機の加入者Ａ、　Ｂが加入者回路Ｌ
Ｃを介してＮＷ７０に接続され、ディジタル中継線を介
して図示しない他の交換機の加入者Ｃ９Ｄと通話する（
加入者ＡとＣが通話し、加入者Ｂと加入者りが通話する
）場合を示し、加入者Ａ。

Ｂはディジタル信号を基ホレート（６４ＫｂｐＳ）でネ
ットワークＮＷと接続され、ディジタル中継線７３．７
４上は３回線を有効利用するために３２Ｋｂｐｓのサブ
レートにより、１タイムスロットに２つのサブレートの
信号が収容される形式で伝送される。

このような基ホレートの信号とサブレートの信号を相互
に変換するために音声圧縮多重部７５が設けられている
。この音声圧縮多重部７５の入力側には、ネットワーク
７０において、加入者Ａ。

Ｂから送出された６４Ｋｂｐｓの音声（８ピントのディ
ジタル信号）がタイムスロット０，１に割当てられ、大
中継線７４上の加入者Ｃ，Ｄから送られた圧縮符号化さ
れた３２Ｋｂｐｓのサブレート信号（１つの音声が４ビ
ツト）がタイムスロット２に割当てられ、入タイムスロ
ット（入ＴＳで表示）信号■が図に示すフォーマットで
入力する。

なお、この例では便宜上、１フレームが４タイムスロッ
ト（またはチャネル）とする。

この信号は第１の時間スイッチ（ＳＷＯ）７６において
、入チャネル信号■に変換される。この変換は、基ホレ
ートの信号はそのまま出力されるが、２つのりプレート
の信号を含むタイムスロット２については、各サブレー
トの信号を別々のチャネル（ＣＨで表し、ＴＳと同じ）
に分離して第７図の■に示すフォーマントに変換する。

この人ＣＨ信号■は、コーデック７７において同じチャ
ネル上で、基ホレートの信号はサブレートの圧縮符号へ
符号化され、サブレートの信号は基ホレートの符号に復
号化され、第７図の■に示すフォーマットの出チャネル
（出ＣＨで表す）信号■が出力される。

この出ＣＨ信号■は、第６図の第２の時間スイッチ（Ｓ
Ｗｉ）７８において、ランダムライトシーケンシャルリ
ードにより時間位置が変換され出タイムスロット（出Ｔ
Ｓ信号）信号■が得られる。第６図に示すように出ＴＳ
信号■のフォーマットでは９タイムスロットＯに加入者
Ａ、　Ｂの圧縮されたサブレートの信号が含まれている
。

上記の第１の時間スイッチＳＷＯは、１つのタイムスロ
ット上の２つのサブレート信号をそれぞれ別のチャネル
位置にスイッチする機能を持つ必要があり、第２の時間
スイッチＳＷＩは、異なるチャネルの２つのサブレート
の信号を１つのタイムスロット上に結合する機能を持つ
。

時間スイッチの従来の技術を第８図及び第９図を用いて
説明する。

第８図に示す従来の時間スイッチ（６４Ｋｂｐｓ回線交
換）の構成では、入力信号はＣＣＩＴＴ勧告に従った１
２５μｓｅｃ毎に発生する８ビツトの信号が多重化され
たもので１通常３２チャネル（またはタイムスロット）
で１フレームを構成する。入力信号は時間スイッチの通
話メモリ（ＳＰＭで表示：　５ｐｅｅｃｈ　Ｍｅｍｏｒ
ｙ）にカウンタＣＴＯの出力を書き込みアドレスとして
、シーケンシャルに書き込まれる。図において、ＡＯＬ
−Ａ２ＬはカウンタＣＴＯの下位３ビツト（入力される
タイムスロットの各ビットの書き込み位置を表す）。

Ａ３Ｌ−Ａ７ＬはカウンタＣＴＯの上位５ビツト出力で
、入力された各タイムスロット番号（０〜３１）に対応
する書き込み位置を表す。この通話メモリ（ＳＰＭ）の
内容は、ランダムリードの形式で、ソフトにより指定さ
れた時間位置に読み出しが行われる。

すなわち、制御メモリ（ＣＭ　：　Ｃｏｎｔｒｏｌ　Ｍ
ｅｍｏｒｙ）には、読み出し時の各タイムスロット位置
に対応して、それぞれ通話メモリＳＰＭのどの位置を読
み出すかを表すライト側のタイムスロット情報が１図示
しない制御装置のソフト動作に従って書き込まれている
。従って、制御メモリＣＭは。

リード側の各タイムスロット時間に、対応するタイムス
ロット位置の内容を読み出すと、得られたタイムスロッ
ト情報に従って通話メモリＳＰＭの対応位置を読み出し
て出力する。この時、各タイムスロット内のビット位置
はカウンタＣＴＩにより指示されて、ビットシリアル信
号が出力される。

第８図の場合は、全てのタイムスロットが基ホレートの
信号であるが、６４Ｋｂｐｓ／３２Ｋｂｐ　ｓ　／　１
６　Ｋ　ｂ　ｐ　ｓ　／　８　Ｋ　ｂ　ｐ　ｓといった
帯域の異なる情報を効率良く交換するには、交換制御部
（図示せず）が帯域情報を何らかの形で知っておき、ス
イッチに対して設定する必要がある。

第６図に示すサブレートの信号を扱う場合には。

第８図に示す時間スイッチの延長として６４／３２Ｋｂ
ｐｓ回線交換（４ビット単位）を行う第９図のような時
間スイッチが用いられる。

この第９図の時間スイッチは、書き込みは第８図と同様
にシーケンシ中ルライトの形式で、カウンタＣＴＯの出
力をアドレスして順次書き込まれる、読み出しのために
１例えば３２Ｋｂｐｓの情報を交換するには、制御メモ
リＣＭの読み出し側タイムスロット位置に対応するアド
レスにタイムスロット番号（書き込み側の）を設定すれ
ばよい。

この時、ビット情報としてビット２（０〜７の８ビツト
中の０〜３までの４ビツトと４〜７の４ビツトを識別す
るビット）の情報も設定される。

これにより、該当スロット番号の３２Ｋｂｐｓ（４ビツ
ト）の情報の時間位置が交換される。

ところが、６４Ｋｂｐｓの情報を交換する場合は、設定
すべき制御メモリＣＭの該当アドレスは２個となる。何
故なら、３２Ｋｂｐｓ　（４ビツト）を基本にすると、
６４Ｋｂｐｓの情報（８ビツト）を処理するには２回動
作する必要があるからである。

この場合、従来に比べてソフトウェアに２倍の負荷がか
かることになる。

従って、従来の第６図に示す構成では、サブレートの信
号を扱う第１の時間スイッチＳＷＯ，第２のＳＷＩは、
第９図の構成を用いていたのでソフトウェアへの負担が
かかっていた。

［発明が解決しようとする課題］上記したように、従来の時間スイッチでは、サブレート
の信号を基ホレートと共に処理すると。

ソフトウェアへの負担が大きく、３２Ｋｂｐｓだけでな
く、１６Ｋｂｐｓ、８Ｋｂｐｓ等といった音声圧縮に対
応して採用が予想される各サブレートの交換まで考える
と１例えば、８Ｋｂｐｓ回線交換（１ビット単位）を行
う時間スイッチ回路の場合には、６４ＫｂｐＳの情報交
換する際には８個のアドレスを設定することになり、ソ
フトウェアへの負担は激増する。

本発明は各サブレートの帯域に関係なくソフトウェアに
よる設定が従来と同様に１回で済むサブレート時間スイ
ッチを提供することを目的とする。

［＃ＪＡ題を解決するための手段］第１図は本発明の原理構成図である。

第１図において、１は第１の時間スイッチ（ＳＷＯ）、
２は通話メモリ　（ＳＰＭＯ）、３は書き込みカウンタ
（ＣＴＯ）、４は制御メモリ　（ＣＭＯ）、５は読み出
しアドレス発生手段、６はコーデック（ＣＯＤＥＣ）、
７は第２の時間スイッチ（ＳＷＩ）、８は通話メモリ（
ＳＰＭｌ）、９は書き込みアドレス発生手段、１０は制
御メモリ（ＣＭＩ）、１１は読み出しカウンタ（ＣＴ　
１　）を表す。

この第１図には、６４Ｋｂｐｓの基ホレートに対し３２
Ｋｂｐｓのサブレートが含まれた信号について示すが、
他の１６Ｋｂｐ　ｓや８Ｋｂｐｓのサブレートについて
も同様の原理で構成される。

本発明の第１の時間スイッチは１通話メモリの１タイム
スロット位置に書き込まれた複数のサブレートの情報を
複数の読み出しタイムスロットで指定すると共に読み出
しアドレス発生手段により読み出しビット位置を異なら
せ、第２の時間スイッチは、複数のタイムスロットにあ
るサブレートの情報を書き込みアドレス発生手段により
通話メモリの前記複数のタイムスロットの最後のタイム
スロットに対応する書き込み位置にビットをずらせて書
き込むものである。

［作用］第１図において、第１の時間スイッチに入力する入タイ
ムスロットは基ホレートの信号（Ａ。

Ｂ）と１タイムスロット上に複数のサブレートが結合さ
れた信号（ａ、ｂ）とを含む入タイムスロット信号が入
力する。この信号はシーケンシャルに通話メモリ２へ格
納される。この通話メモリ２の読み出しは、制御メモリ
４上のソフトにより書き込まれたタイムスロット情報に
より読み出しタイムスロットが指定され、各タイムスロ
ット内のビット位置の指定は読ろ出しアドレス発生手段
５により行われる。この読み出しアドレス発生手段５は
、サブレートが書き込まれた通話メモリ２の位置（図の
場合、タイムスロット２の位置）を制御メモリ４により
指示された読み出しタイムスロットの２”において前半
の４ピッＩ−（ａの情報）を２度読み出し、タイムスロ
ットの“３″の時間に、後半の４ピッ１−（ｂの情報）
を２度読み出すようビット位置を指定するアドレスを発
生する。

コーデック６は、前記入チャネル信号を入力して、コー
グ（圧縮）とデコーダ（伸張）の処理を行い出力として
図に示すように、化チャネル（出ＣＨ）信号を発生する
。この信号は、圧縮（符号化）されたサブレートの同一
信号が同−千ャ♀ル上に複数個結合された形式の信号と
デコードされたチャネルの信号とで構成される。

この出チャネル信号は５第２の時間スイッチ７に入力さ
れ１通話メモリ８　（ＳＰＭＩ）上の書き込みアドレス
発生手段９により指定された位置に書き込まれる。この
時、サブレートの同一信号を含むチャネルが連続する部
分（化チャネル０のＡＡとチャネル１のＢＢ）に対して
、書き込みアドレス発生手段９は８通話メモリ８上の各
チャネルに対応する最後のチャネル（化チャネルＩ）の
記憶位置にこれらのサブチャネルを結合するような書き
込みアドレスを発生する。こうして１通話メモリ８の化
チャネル１に対応する位置において前半がサブレート信
号Ａで後半がサブレートＢの信号が書き込まれる。

読み出しは、制御メモリ１０のソフトにより書き込まれ
たチャネル情報により通話メモリ８のチャネル番号が指
定され、その中のビット情報は。

読み出しカウンタ１１により指定される。図の例では、
制御メモリ１０は出タイムスロット０の時通話メモリ１
の内容が読み出され、出タイムスロット１には何も読み
出さず、出タイムスロット２３の時に通話メモリ８のチ
ャネル２．３の内容が読み出される。

［実施例］第２図（ａ）は実施例１の第１の時間スイッチの構成図
、第２図（ｂ）はその読み出しのタイミングチャート、
第３図（ａ）は実施例１の第２の時間スイッチの構成図
、第３図（ト））はその書き込みのタイミングチャート
、第４図（ａ）は実施例２の第１の時間スイッチの構成
図、第４図（１））はその読み出しのタイミングチャー
ト、第５図（ａ）は実施例２の第２の時間スイッチの構
成図、第５図（ｂ）はその書き込みのタイミングチャー
トである。

第２図（ａ）においで、２〜４及び５０．５１は第１図
の第１の時間スイッチ１を構成し、２は通話メモリ　（
ＳＰＭＯ）、３はカウンタ（ＣＴＯＯ）４は制御メモリ
（ＣＭＯ）、５０と５１は読み出し手段（第１図の５）
を構成するカウンタ（ＣＴｏｌ）とＲＯＭである。

この第１の時間スイッチに入力する信号として０乃至３
１のタイムスロット（ＴＳ）からなる入ダイムスロット
（入ＴＳ）が圓のように前半のＴＳＯ〜１５に基ホレー
ト（６４Ｋｂｐｓ）の信号がそれぞれ８ビツトずつ格納
され、後半のＴＳＩ６〜３１に３２Ｋｂｐｓのサブレー
トの信号が２つづつ結合した形式で格納されているもの
とする。

このような入力信号は、２Ｍ（メガＨｚ　）または８Ｍ
のクロックにより駆動されるカウンタ３の出力により指
示される通話メモリ２のアドレス位置へ順次書き込まれ
る。カウンタ３の出力は上位５ビツト（３２のカウント
値）でタイムスロット位置が指示され、下位３ビツト（
８つの値）でビット位置が指示される。

読み出し手段の動作を第２図（ｂ）に示すタイミングチ
ャートを参照しながら説明する。

読み出し時に、制御メモリ４の入ＣＨ番号の０１．２・
・の順番に読み出しが行われ、図の例では入ＣＨ番号の
“０パの時に「ライト個人タイムスロット番号ＯＪがタ
イムスロット情報として制御メモリ２に供給される。こ
の時、カウンタ５０の出力であるビット情報ｂｏ、ｂｌ
及びｂ２は計数値８を計数するカウンタとして第２図（
ｂ）のように出力を発生する。そして、ＲＯＭ５］は、
ピント７（ｂｉｔ７）とビット２（ｂｉｔ２）の出力を
受は取り、最初のチャネルＯ〜１５の間（ｂｉｔ７が“
０″：低レベルの間）はＲＯＭ５１から■に示すような
通常通りのｂｉｔ２の出力が発生する。このため、読み
出しのビット位置は０〜７の８ビツトが順次アドレスさ
れる。

ところが、入ＴＳ信号の１６タイムスロットを読み出す
時（入ＣＨの１６チヤネル）、第２図［有］）の■に示
すように制御メモリから、ライト個人タイムスロット番
号として１６が読み出される。この時、カウンタ５０の
ｂｉｔ７の信号が“１”（高レベル）になり、ＲＯＭ５
１からのｂｉｔ２は、■に示すように８ピントの間“０
°”を継続して発生ずる。

すると、カウンタ５０のｂｉｔＯ，Ｉの出力とＲＯＭ５
１の出力ｂｉｔ２による読み出しアドレスは、第２図（
１））の■に示すように、■チャネルの前半と後半で共
に０．１，２．３を出力する。すると９通話メモリ２の
１６タイムスロンドの前半４ビツトの位置に書き込まれ
たサブレートａの信号だけが２回読み出されて、第２図
（ｂ）の■に示すような人Ｃｆ（信号が読み出される。

次の入ＣＨの１７チヤネルには、制御メモリ４から大タ
イムスロット番号１６が読み出されて通話メモリ２のタ
イムスロット位置を指定する。この時、ＲＯＭ５１は、
第２図（ｂ）の■に示すようにｂｉｔ２の出力として“
１”信号を継続して発生する。このため５通話メモリ２
に入力される下位３ビツトのアドレスが、同■に示すよ
うに４．５゜６．７を２回繰り返す。このため、ＣＭＩ
７の読み出しでは、■に示すように通話メモリ２の大タ
イムスロット１７の後半の４ビツトに書き込まれたサブ
レートｂの内容が２回読み出される。　このように、入
ＴＳ１６，１８．２０・・の各ＴＳに結合して入力した
サブレート信号が、入ＣＨのチャネル（１６，１７）、
　　（１８，１９）、（２０，２１，）　　・・の異な
る２つのチャネルにそれぞれ分離して読み出され、この
信号は第２図（ａ）に示すようにコーデック６に入力さ
れる。

次に第３図（ａ）に示す実施例１の第２の時間スイッチ
の構成を説明する。

第３図（ａｌにおいて、８，９０，９１，１０．１１に
より第１図に示す第２の時間スイッチ７を構成し、８．
１０．１１は第１図の同じ符号の回路を表しそれぞれ２
通話メモリ（ＳＰＭＩ）、制御メモリ（ＣＭＩ）、　カ
ウンタ（ＣＴＩＩ）を表し。

９０と９１は書き込みアドレス発生手段（第１図の９）
を構成するカウンタ（ＣＴＩＯ）とＲＯＭを表す。

この例は、コーデック６から出力された出ＣＨ信号の３
２チヤネルが図示の構成、すなわち３２チヤネルの０〜
１５チヤネルに同じ内容のサブレート信号（３２Ｋｂｐ
ｓ）が２個づつ（ＡＡ、ＢＢ・・・）格納され、１６〜
３１チヤネルに基ホレートの信号（ａ、ｂ・・・）が格
納されているものとする。

第３図（ａ）の動作を第３図（＋））に示すタイミング
ヂャートを参照しながら説明する。

書き込み手段を構成するカウンタ９０は、２Ｍ（または
８Ｍ）のクロックをカウントして第３図［有］）の■に
示すようにｂｔｔｏ、１，２．７のカウント波形（ｂｉ
ｔ３〜６は図示省略）を発生する。

このカウント値のｂｉｔｏ、１はそのまま通話メモリ８
に供給されるが、ｂｉｔ２のカウント信号とチャネル番
号（Ｎｏ）を表すｂｉｔ３〜７はＲＯＭ９１に供給され
る＠ＲＯＭ９１はカウンタ９０がＯ〜１５チャネルを指
示するカウント値を発生する期間は、第３図（ロ）の■
に示すように、偶数チャネルの時そのチャネル数に＋１
した奇数チャネルを表す出力を通話メモリ８の書き込み
アドレス（チャネル番号のアドレス）として発生し、カ
ウント値が奇数チャネルを表す時はチャネル番号はその
時の奇数の出力を発生ずるが、ｂｉｔ２の信号を第３図
Ｑ））の■のｂｉｔ２°に示すように変更して通話メモ
リ８に出力する。また、ＲＯＭ９１は、カウンタ９０が
偶数チャネル（０，２゜・）を表示する時ｂ　ｉ　ｔ　
２’　の信号は■のｂｉｔ２の信号をそのまま出力する
。

第３図（ａ）の出ＣＨとして示す信号が、コーデックか
ら通話メモリ（ＳＭＰＩ）８に入力すると。

出ＣＨ信号のチャネルＯの８ビツトが、該メモリのチャ
ネル１の位置に順次書き込まれるが１次の出ＣＨ信号の
チャネル１の信号は、ＲＯＭ９１のｂｉｔ２’が′１″
であるから、第３図（Ｉ））の■に示すように通話メモ
リ８の同じチャネル１の位置の後半４ビツト（第４ビツ
ト〜第７ビツト）に重ね書きされる。こうして１通話メ
モリ８のチャネル１の位置には前半４ビツトがザブレー
ト信号Ａ後半４ビットがサブレート信号Ｂが結合された
形で書き込まれる。次に入力される出ＣＨ信号のチャネ
ル２とチャネル３の信号が通話メモリ８のチャネル３の
書き込み位置に結合された形で書き込まれ、以下同様に
チャネル１５まで書き込みが行われる。

出ＣＨ信号のチャネル１６〜３１は９通話メモリ８の対
応するチャネル１６〜３１の位置に書き込まれる。

この通話メモリ８の読み出しは、ソフトにより書き込ま
れた制御メモリ　（ＣＭＩ）１０の内容を出ＴＳ番号に
応じて読み出すことにより行われる。

この例では、出ＴＳの０番（タイムスロット０）の時に
通話メモリ８のチャネル１の内容（サブレート信号Ａ、
Ｂが結合）が第３図（ｂ）の■に示すように読み出され
１次のＴＳＩでは読み出しが行われない。この後図示さ
れないが、出ＴＳの偶数タイムスロット位置毎にサブレ
ート信号が結合された内容が読み出され、出ＴＳのタイ
ムスロット１６〜３１では１通話メモリ８の対応するチ
ャネル位置１６〜３１の内容が順次読み出される。

上記した実施例１の構成は、サブレート信号として、基
ホレート（６４Ｋｂｐｓ）の１／２である３２Ｋｂｐｓ
の信号を用いた例であるが、基ホレートの１／４の速度
の１６Ｋｂｐ　ｓのサブレート信号を用いた例を第４図
（ａ）及び第５図（ａ）に実施例２の構成として示す。

第４図（ａ）は、上記実施例１の第１の時間スイッチ１
（第２図（ａ））に対応する実施例２の第１の時間スイ
ッチの構成図、第５図（ａ）は上記実施例２の第２の時
間スイッチ（第３図（ａ））に対応する実施例２の第２
の時間スイッチの構成図である。

第４図（ａ）の構成は、第２図（ａ）と相違する点は入
力する入ＴＳ信号の中に、４つのサブレート信号ａ、ｂ
、ｃ、ｄが結合したタイムスロット１６（この後、４タ
イムスロット毎にタイムスロット２０．２４・・と続く
）が含まれ、この各サブレート信号を読み出すための読
み出し手段が設けられている点である。

読み出し手段は、カウンタ（ＣＴＯＩ）５０とＲＯＭ５
２とで構成される。

第４図（ａ）の動作を第４図（ｂ）に示すタイミングチ
ャートを参照しながら概説すると、第４図（ａ）の左上
に示す入ＴＳ信号が入力すると９通話メモリ２に書き込
まれる。

読み出し時に入ＣＨ信号のチャネル１６の時通話メモリ
のタイムスロット１６の位置（サブレート信号ａ　−ｄ
が書き込まれた位置）が指定され。

カウンタ（ＣＴＯＩ）５０の出力の内、Ｑｌ、２゜７が
ＲＯＭ５２において、第４図（ｂ）の■に示すようなり
　ｉ　ｔ　１’　、　　ｂ　ｉ　ｔ　２’　が発生する
。このため５通話メモリ（ＳＰＭＯ）２の読み出しアド
レスの下位３ビツトは第４図（１））の■に示すように
タイムスロット１６の先頭の０ビツトと１ビツトの情報
（サブレートａの２ビツト分）が繰り返しく４回）ｖｔ
み出される（第４図（ｂ）の■）。

次の入ＣＩのチャネル１７のタイミングの時。

制御メモリ４から同じくタイムスロット１６が指定され
るが、読み出しアドレスの下位３ビツトはｂｉｔｌ’＝
１になるので２通話メモリ２の２ビツトと３ビツト（サ
ブレート信号すの２ビツト）が繰り返し読み出される（
第４図（ｂ）の■）。

以下、同様に入ＣＨのチャネル１８．１９にサブレート
信号す、　　ｃが順次読み出されて、４つのチャネルに
分離された入ＣＨ信号が読み出される。

次に第５図（ａ）に示す実施例２の第２の時間スイッチ
の構成を説明すると、出ＣＨのチャネル０〜３にサブレ
ート（１６Ｋｂｐｓ）のＡ−Ｄがそれぞれ４個格納され
ている（第５図（１））の■）、これを通話メモリ８に
書き込む際に、上記第４図（ａｌの読み出しアドレスと
同様の波形の書き込みアドレス（ｂ　ｉ　ｔ　１’　、
　ｂ　ｉ　ｔ　２’　）をＲＯＭ９２から発生する（第
５図（ｂ）の■）。この場合、入力された出ＣＨ信号の
チャネル０〜チヤネル３の書き込位置は通話メモリ８の
同じチャネル番号３となる（ＲＯＭ９２により、順次７
，１１と４チヤネルづつ離れた奇数番号を発生する）。

従って、第５図０））の■に示すように、チャネル０の
サブレート信号Ａは９通話メモリ８のチャネル番号３内
の先頭のビット０とビット１の位置に繰り返しく重ねて
）書き込まれる。次のチャネル１のサブレート信号Ｂは
、同しチャネル番号３のビット２とビット３の位置に書
き込まれ、以下同様にチャネル２のサブレート信号Ｃ，
チャネル３のサブレート信号りは同じ通話メモリ８のチ
ャネル番号３のビット４，５及びビット６．７にそれぞ
れ書き込まれる。

このように通話メモリ８のチャネル番号３の位置に書き
込まれたｒＡ、Ｂ、Ｃ，ＤＪ　　（８ビツト）の信号は
、読み出し時に、出ＴＳ信号のタイムスロット０（先頭
）の時に制御メモリ１０により指定されてカウンタ（Ｃ
ＴＩＩ）１１によりビット指定されて順次読み出される
。こうして第５図（ｂ）の■のような出ＴＳ信号が読み
出される。

上記の実施例ではサブレート信号として３２Ｋｂｐｓ、
１６Ｋｂｐｓの例を示したが、同様の原理により８Ｋｂ
ｐｓのサブレート信号を扱うことができることは明らか
である。

［発明の効果］本発明によれば制御メモリへのソフトの書き込ろ回数は
、従来の方式では３２Ｋｂｐｓの場合。

２回、１６Ｋｂｐｓの場合４回必要であったが６４Ｋｂ
ｐｓの場合と同じ回数で済み、ソフトウェア処理（制御
装置側）の負担を軽減できる。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図（ａ）は実施例１
の第１の時間スイッチの構成図、第２図０：１）はその
読み出しのタイミングチャート、第３図（ａ）は実施例
１の第２の時間スイッチの構成図、第３図ら）はその書
き込みのタイミングチャート、第４図（ａ）は実施例２
の第１の時間スイッチの構成図、第４図（ｂ）はその読
み出しのタイミングチャート第５図（ａ）は実施例２の
第２の時間スイッチの構成図。第５図（ロ）はその書き込みのタイミングチャート第６
図は従来のサブレートを扱う交換機の構成図。第７図はコーデックＬＳＩの入出カフオーマット。第８図は従来の時間スイッチ（６４Ｋｂｐｓ回線交換）
の構成図、第９図は従来の時間スイッチ（３２Ｋｂｐｓ
回線交換）の構成図である。第１図中。１：第１の時間スイッチ（ＳＷＯ）２：通話メモリ（ＳＰＭＯ）３：書き込みカウンタ（ＣＴＯ）４：制御メモリ　（ＣＭＯ）５：読み出しアドレス発生手段６：コーデック（ＣＯＤＥＣ）７：第２の時間スイッチ（ＳＷＩ）８：通話メモリ（ＳＰＭＩ）９：書き込みアドレス発生手段１０：制御メモリ　（ＣＭ　１　）１１：読み出しカウンタ（ＣＴＩ）特許出願人　　富士通株式会社（外１名）代理人弁理士
　穂坂　相離（外２名）

Claims

【特許請求の範囲】

（１）１タイムスロット中に複数個のサブレート信号を
含むディジタル多重信号をスイッチするサブレート時間
スイッチにおいて、入力された多重信号がシーケンシャルに書き込まれる通
話メモリと、該通話メモリ上のサブレート信号が複数個書き込まれた
タイムスロット位置を、読み出し時に連続する複数チャ
ネルで指定する制御メモリと、前記複数チャネルで前記
タイムスロットの読み出しビットアドレスを異ならせる
読み出しアドレス発生手段とを備えることを特徴とする
サブレート時間スイッチ。
（２）１タイムスロット中に複数個のサブレート信号を
含むディジタル多重信号をスイッチするサブレート時間
スイッチにおいて、複数のサブレート信号をそれぞれ含む複数チャネルが連
続した多重信号が書き込まれる通話メモリと、前記連続した複数チャネルを書き込む時、前記通話メモ
リの同一チャネルに対応する位置に前記複数サブレート
信号を順次ビット位置をずらせて書き込むためのアドレ
スを発生する書き込みアドレス発生手段と、前記複数のサブレート信号が書き込まれたチャネルの内
容を読み出すタイムスロットを指定する制御メモリとを
備えることを特徴とするサブレート時間スイッチ。
（３）ディジタル多重信号の各チャネル上で基本レート
の入力信号をサブレートの信号に符号化し、サブレート
の入力信号を基ホレートの信号に復号化するコーデック
と、同一タイムスロット上に複数のサブレート信号を含む入
タイムスロット信号に対し、該サブレートの信号をそれ
ぞれ個別のタイムスロット位置に分離して出力を前記コ
ーデックに入力する請求項（１）のサブレート時間スイ
ッチと、前記コーデックから出力された複数のチャネル上のサブ
レートの信号を同一タイムスロット上に結合する請求項
（２）のサブレート時間スイッチとを備えることを特徴
とするサブレート時間スイッチ。