JPS61140300A - 時分割多重時間スイツチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は時分割交換用の時間スイッチ、特に多様な速度
の各種トラヒックを多元的に取り扱う時間スイッチの構
成に関する。

（従来技術） 現在、ディジタル総合サービス網　（ＩＳＤＮ　　：Ｉ
ｎｔｅｇｒａｔｅｄ　５ｅｒｖｉｃｅ　Ｄｉｇｉｔａｌ
　Ｎｅｔｗｏｒｋ）に関する検肘が国の内外において精
力的に進められている。

ｌ５ＤＮは音声通信のみならず、データイメージ、画像
など多様な通信サービスを総合一体的に取り扱う網であ
る。

この場合少ないオーバヘッドで単−網によりこれら多様
の通信サービスを提供できるならば、通信網の簡明化、
保守・運用の一元化など少なからぬメリットがあると考
えられる。また、ｌ５ＤＮでは音声通信の６４Ｋｂ／ｓ
あるいはその１／ｎ、　ｎ倍程度のサービスのみならず
、画像までを含めた極めて広い速度範囲の通信サービス
の提供が必須であることも衆知の通りであり、これらを
できるだけ容易にかつ画一的に処理できる単一アーキテ
クチャの交換機の実現が望まれる。

以上のような考えのもとに極めてひろい速度範囲の各種
通信サービスを回線交換ｌパケット交換を含めた単一ア
ーキテクチャの統合交換機で交換する新たな交換方式　
：　「回線ｌパラケト統合交換方式」（特願昭５８−０
４４７４０号　明細書ならびに特願昭５８−０９５１６
９号　明細書、以下文献１及び２と称する。）が提案さ
れている。

上記文献１及び２に記載された発明の方式では第２図に
示すように交換機をビルディング・ブロック化した交換
スイッチ・モジュールとし、これらを複数のループによ
って結合し、特定のモジュール間にまたがる複数の回線
交換呼を例えば音声の標本化周期１２５ｐｓｅｃごとに
一つ混合パケットに組み立てて送受する方法を採用した
。

以下、第２図にて前記文献１及び２による「回線ｌパラ
ケト統合交換方式」について簡単に説明する。ただし第
２図ならびに以下の説明では上記方式に関するパケット
呼の混在で発生する付加部分については本発明の記述に
直接関連しないので省略することとする。

第２図で各交換スイッチ・モジエール内のＩＮＦ部は交
換機に収容される加入者線、局間中継トランク群を収容
するためのインタフェース機能と、これらをディジタル
多量化あるいは多重分離する機能を有するものである。

また時分割多重時間スイッチ・メモリ回路ＴはＩＮＦ部
からループへの順方向についてはＩＮＦ部からのディジ
タル多重化チャネル内の通話情報を一旦バッファリング
することでチャネル相互の時間位相の変換（時間スイッ
チ機能）、ならびに特定モジュール間にまたがる複数の
回線交換呼を第３図に関連して後述する混合パケット形
式に編集する機能、ループへの退出待合せ機能を有し、
ループからＩＮＦ部への逆方向については上述の逆機能
を有する。また、図中ＣＭは時間スイッチ制御メモリ回
路で、上述の時間スイッチ・メモリ回路ＴへＩＮＦ部か
ら到来するディジタル多重化された通話情報をタイムス
ロットごとに書き込む番地を、。

あるいは逆に時間スイッチ・メモリ回路ＴからＩＮＦＮ
代部へジタル多重送出する通話情報をタイムスロットご
とに読み出す番地を指定する機能を有する。

また、第２図でＤ／Ｉは交換スイッチ・モジュールと複
数ディジタル多重ループとのインタフェース回路で複数
ループ上の空き時間位置に交換スイッチ・モジュールか
らの通話情報を挿入する機能（Ｉｎｓｅｒｔ機能）、あ
るいは逆に自モジュール宛の通信情報をループ上から分
岐する機能（Ｄｒｏｐ機能）を有する。

第３図は第２図で示した特定の交換スイッチ・モジュー
ル間にまたがる複数の回線交換呼を一つの混合パケット
に組み立ててループを介して送受する際の混合パケット
・フォーマットである。図中、ＤＡは着信交換スイッチ
・モジュールの番号、ＳＡは発信交換スイッチ・モジュ
ールの番号、ｏＨ１〜ｏＨｎはおのおのその時刻に発・
着スイッチ・モジュール間で同時に通話中のｎチャネル
の通話メツセージ部である。おのおののチャネルの通話
メツセージ部の大きさはその回線交換呼の通信速度に比
例して確保される。例えば音声を例とすると、１混合パ
ケットに含まれる１音声チヤネルの情報量１標本分（８
ビツト）とすることが可能である。またこの方式により
、極め忙広い速度範囲の多元通信サービスを画一的にス
イッチングすることができる。

さて、以上説明した従来の［回線ｌパケット統合交換方
式］の経済的かつ具体的実現法、とくに第２図で示した
時分割多重時間スイッチメモリ回路Ｔならびにその制御
回路である時間スイッチ制御メモリ回路ＣＭの経済的か
つ具体的な実現法として、第４図に示す時分割多重時間
スイッチ回路（特願昭５８−１５５５８１号　明細書、
文献３）が提案されている。

第４図は第２図で説明した時分割多重時間スイッチメモ
リ回路Ｔとその制御を行う時間スイッチ制御回路ＣＭに
ついてその構成の概略と動作を示すブロック図である。

但し、第４図では簡単のため時分割多重時間スイッチメ
モリ回路Ｔは、第２図でＩＮＦ部からループ側に信号の
流れる順方向に関連する回路構成の概略を示すもので逆
方向に信号の流れる回路は省略されている（逆方向の回
路も構成は順方向とほぼ同様で、動作が丁度逆の関係に
なるので容易に推察できる）。

第４図で時分割多重時間スイッチメモリ回路Ｔはいわゆ
るランダム・アクセス・メモリ（ＲＡＭ）で構成された
メモリ回路２面から成っている。第１のメモリ面は偶数
時間フレームでＩＮＦ部から受信するディジタル多重化
チャネルの各通話情報１フレ一ム分の書き込みを行い、
次の奇数フレームで読み出しを行い第２図で示したルー
プ分岐・挿入回路Ｄ／Ｉへ送出する。第２のメモリ面は
これとは逆に奇数時間フレームで通話情報の書き込みを
、次の偶数時間フレームで通話情報の読み出しを行う。

これら２面のメモリ回路へのＩＮＦ部からのディジタル
多重化チャネルの各通話情報の書き込みは、入力タイム
スロットごとに時間スイッチ制御メモリ回路ＣＭの指示
するメモリ番地へ書き込まれる（ランダム書き込み）。

ＣＭは時間スイッチ・メモリ回路Ｔの上で、入力チャネ
ルの通話情報が第４図に示す如く、メモリの先頭番地か
ら順番に交換スイッチ・モジュール＃１宛（図中、ノー
ド＃１宛）の通話情報、＃２宛の通話情報、・・・　・
・・、＃Ｎ宛の通話情報となるように、かつ例えば同じ
＃１の交換スイッチ・モジュール宛の通話情報は、その
時間にｎ呼あればこれもその中でチャネル＃１、＃２、
・・・、＃ｎ（第２図ＣＨ１、・・・、ＣＨｎ）と順番
に配列されるように入力タイムスロットごとに書き込み
番地の指示を出す。

以上説明したように時分割多重時間スイッチ・メモリ回
路Ｔへ入力チャネルの通話情報を書き込んだ結果、次フ
レームでその内容を先頭番地から逐次ループ側の伝送速
度と整合した速度で読み出しく逐次読み出し）、同一交
換スイッチ・モジュール宛の一連の通話情報群ごとに、
第３図で示したような宛先モジュール・アドレスＤＡな
らびに発信元交換スイッチ・モジュール・アドレスＳＡ
を付加すれば、所望の混合パケットが形成できることに
なる。

時分割多重時間スイッチ・メモリ回路Ｔを偶・奇フレー
ム用に２面設けた理由は、当業者にはよく知られている
［スリップＪという現象を避けるためである。（詳しく
は前記文献３参照） ところで時分割多重時間スイッチ・メモリ回路Ｔ上で常
に先頭番地から交換スイッチ・モジュール宛の＃１チャ
ンネル、＃２チャンネル、・・・・・・と整然と通話情
報を配列して書き込むためには、通話中呼の復旧、ある
いは新手の生起に伴って、その都度時間スイッチ制御メ
モリ回路ＣＭの内容を更新する必要がある。今、例えば
＃ｉ交換スイッチ・モジュール宛の＃ｊチャネルの呼が
復旧した場合、この呼が時間スイッチ・メモリ回路Ｔ上
でに語を使用、すなわちこの呼が基本通信速度のに倍の
通信速度の呼であったとすると、時間スイッチ・メモリ
回路Ｔ上でこれより老番に位置するメモリ領域を使用し
ていた各通話チャネルの呼のメモリ使用領域をそれぞれ
に番地臘り上げればよい。そのためには各入力タイムス
ロットごとにＣＭのメモリ内容を読み出した結果を時間
スイッチ・メモリ回路Ｔへ送出すると同時に、その結果
を復旧した呼が使用していた領域を示すアドレスと比較
し、復旧呼のアドレスより大きい場合にはその内容をｋ
だけ減算して元の位置に再書き込みすればよい。逆にに
借手の新手が生起した場合には、時間スイッチ・メモリ
Ｔ上の新手が使用すべき領域より老番に位置するメモリ
領域を使用していた各通話チャネルの呼のメモリ使用領
域をそれぞれに番地繰り下げる必要がある。そのために
は、さきと同様ＣＭのメモリ内容のうち、新手が使用す
る領域を示すアドレスより大きいものについて、その内
容をｋだけ加算すればよい。第４図におけるＡＳＵ（ア
ドレス・シフト・ユニット）は、図では省略されている
が、交換呼処理を司る制御プロセッサからの指示により
、上述したようなＣＭのメモリ内容の比較および修正演
算を行う演算回路である。

（従来技術の問題点） 以上述べた時分割多重時間スイッチ・メモリＴ及び時間
スイッチ制御メモリＣＭからなる時分割多重時間スイッ
チ回路においては、ＩＮＦ部−Ｄ／Ｉ部方向では交換ス
イッチ・モジニール内のＩＮＦ部に到来するある１呼の
通話情報を同時に複数の宛先の交換スイッチモジュール
へ分配することができない。つまり１：Ｎ（Ｎ≧２）の
多重接続ができないという欠点がある。これは入力の通
話情報の時分割多重時間スイッチ・メモリＴへの書き込
みがランダム書き込み方式で、Ｔから出力ハイウェイへ
の読み出しが逐次読み出し方式であるため、Ｔ内の同一
人力チャネル情報を複数の出力タイムスロットに渡って
読み出すことができないためでる。この欠点は、同一の
入力情報を複数の宛先に同時に送信するような放送機能
を実現しようとするとき大きな問題となる。

（発明の目的） 本発明は従来技術のかかる欠点を除去し、同一の入力情
報を複数の宛先に同時に送信し得るようにして、放送機
能等が容易に実現できる時分割多重時間スイッチ回路を
得んとするものである。

（発明の構成） 本発明によれば時分割多重時間スイッチ・メモリ回路と
、タイムスロットごとに時分割多重ハイウェイへ送出す
る通話情報を該時間スイッチメモリ回路から読み出す番
地を、あるいは時分割多重ハイウェイから到来する通話
情報を該時間スイッチメモリ回路へ書き込む番地を指定
する時間スイッチ制御メモリ回路からなる時分割多重時
間スイッチ回路において、偶数時間フレームで通話情報
の書き込みを、奇数時間フレームで通話情報の読み出し
を行う第１のメモリ面と、奇数時間フレームで通話情報
の書き込みを、偶数時間フレームで通話情報の読み出し
を行う第２のメモリ面を有する時分割多重時間スイッチ
・メモリ回路と、前記時分割多重時間スイッチ回路の読
み出し番地あるいは書き込み番地を格納する第１の時間
スイッチ制御メモリ回路と第２の時間スイッチ制御メモ
リ回路とを有し、毎フレームの先頭で一方の時間スイッ
チ制御メモリ回路を読み出し状態とし、他方の時間スイ
ッチ制御メモリ回路を書き込み状態とし、読み出し状態
の時間スイッチ制御メモリから読み出した時分割多重時
間スイッチ回路の読み出し番地あるいは書き込み番地を
時分割多重時間スイッチ回路へ供給すると同時に、時間
スイッチ制御メモリの読み出し番地がある指定された第
１の値より大の場合には、同じく指定される第２の値を
前記読み出し番地に加算、あるいは減算して得られた値
を書き込み番地とし、前記読み出し状態の時間スイッチ
制御メモリから読み出した前記時分割多重時間スイッチ
メモリ回路の読み出し番地、あるいは書き込み番地をデ
ータとして書き込み状態の時間スイッチ制御メモリに書
き込むことを特徴とする時分割多重時間スイッチ回路が
得られる。

（実施例） 以下、本発明の実施例について図面を参照して詳細に説
明する。第１図は本発明の詳細な説明するブロック図で
あり、第２図で説明したＩＮＦ部からループ側に信号の
流れる場合の時分割多重時間スイッチ・メモリ回路Ｔと
、その制御を行う時間スイッチ制御メモリ回路ＣＭにつ
いてその構成の概略と動作を示すブロック図である。

第１図で時分割多重時間スイッチメモリ回路Ｔはいわゆ
るランダム・アクセス・メモリ（ＲＡＭ）で構成された
メモリ回路２面から成っている。第１のメモリ面は偶数
時間フレームでＩＮＦ部から受信するディジタル多重化
チャネルの各通話情報１フレ一ム分の書き込みを行い、
次の奇数時間フレームで読み出しを行い第２図で示した
ループ分岐・挿入回路Ｄバへ送出する。第２のメモリ面
はこれとは逆に奇数時間フレームで通話情報の書き込み
を、次の偶数時間フレームで通話情報の読み出しを行う
。これら２面のメモリ回路へのＩＮＦ部からのディジタ
ル多重化チャネルの各通話情報の書き込みは、入力タイ
ムスロットごとに逐次行われ（逐次書き込み）、メモリ
回路からＤへ部への通話情報の読み出しは、出力タイム
スロットごとに時間スイッチ制御メモリ回路ＣＭの指示
するメモリ番地から読み出される（ランダム読み出し）
。ＣＭは時間スイッチ・メモリ回路Ｔから読み出した出
力チャネル情報が、Ｄ／Ｉ部へ向かう出力ハイウェイ上
で出力タイムスロットの順に、交換スイッチ・モジュー
ル＃１宛（図中ノードナ１宛）の通話情報、＃２宛の通
話情報、・・・　・・・、＃Ｎ宛の通話情報となるよう
に、かつ例えば同じ＃１の交換スイッチ・モジュール宛
の通話情報は、その時間にｎ呼あればこれもその中でチ
ャネル＃１．　＃２、・・・、＃ｎと順番に配列される
ように出力タイムスロットごとに読み出し番地の指示を
出す。すなわち例えば＃１の交換スイッチ・モジュール
宛のｉ番目のチャネルをＣＨｉとし、ＣＨｉの通話情報
が書かれてるＴのアドレスをＩ（ＣＨｉ）で表すと、Ｃ
Ｍの保持するＴの読み出し番地は第１図のようにＩ（Ｃ
Ｈｌ）、Ｉ（ＣＨ２）、・・・、Ｉ（ＣＨｉ）の順に並
ぶ。

さらにこの場合、基本通信速度のに倍の通信速度を有す
る入力通話チャネルは、１フレ一ム時間中入力のタイム
スロットをに個使用して通話情報を送信してくるので、
ＣＭはこれら同一通話に関するに入力タイムスロット分
の通話情報も時間スイッチメモリ回路Ｔから読み出した
時点で隣接して配列されるように読み出し番地の指示を
出す。第１図では、＃１交換スイッチモジュール宛の第
３番目のチャネル（同図Ｉ（ｃＨｓ））が基本速度（例
えば６４Ｋ　ｂ／ｓ）の２倍の速度（１２８Ｋ　ｂ／ｓ
）である場合の様子を示している。

以上説明したように時分割多重時間スイッチメモリ回路
Ｔへ入力チャネルの通話情報を逐次書き込んだ後、次フ
レームでその内容を時間スイッチ制御メモリ回路ＣＭの
指示するメモリ番地からループ側の伝送速度と整合した
速度で読み出しくランダム読み出し）、同一交換スイッ
チモジュール宛の一連の通話情報群ごとに、第３図で示
したような宛先モジ豊−ルアドレスＤＡならびに発信元
交換スイッチモジュールアドレスＳＡを付加すれば、所
望の混合パケットが形成できることになる。

ここに時分割多重時間スイッチメモリ回路Ｔを偶・奇フ
レーム用に２面設けた理由は、従来例と同様スリップの
防止である。これについて本発明に即して説明する。本
発明においては上述のように各通話チャネルの通話情報
をＴから読み出した時点で混合パケットの形に配列する
結果、例えばある特定のチャネルの通話呼が復旧した場
合、これより老番の出力タイムスロットの時刻で読み出
すＴの番地は、復旧した通話呼が使用していた出力タイ
ムスロットの分だけ相対的に（り上がった出力タイムス
ロットにシフトすることになる。逆にある特定の交換ス
イッチモジュール宛の呼が新たに生起した場合には、そ
の新しい呼びが使用する出力タイムスロットの分だけ、
他のそれより老番の出力タイムスロットの時刻で読み出
すＴの番地は、相対的に繰り下がった出力タイムスロッ
トにシフトすることになる。即ちある特定の交換スイッ
チモジュール宛のかつその中の特定のチャネルが読み出
される出力タイムスロットはフレーム毎に変動する。そ
の結果時分割多重時間スイッチメモリ回路Ｔが一面しか
用意されていない場合には、この特定チャネルの通話情
報の書き込み、読み出しの相対的時間関係が入れ替わる
可能性がある。この書き込み、読み出しの時間関係が入
れ替わると、その時点で通話情報の脱落あるいは重複、
すなわち当業者にはよく知られている「スリップ」とい
う現象を生ずるので、本発明方式でも偶・奇フレーム用
の時分割多重時間スイッチメモリ回路Ｔを２面設け、書
き込み／読み出しを必ず１フレームずらすことにより「
スリップ」の発生を防いでいる。

次に以上説明した時分割多重時間スイッチメモリ回路Ｔ
への読み出し番地を出力タイムスロットごとに指示する
時間スイッチ制御メモリ回路ＣＭについて説明する。Ｃ
Ｍはフレーム当たりの出力タイムスロット数がｍであれ
ばｍ語のランダムアクセスメモリで構成される点は従来
の時分割交換機用時間スイッチの制御回路と同様である
。異なるのは呼の復旧（発呼）に伴ってＣＭの内容を繰
り上げる（繰り下げる）機能が必要となる点である。

ここに時間スイッチ制御メモリ回路ＣＭをＣＭＩと０Ｍ
２の２面設けた理由は、上述のように呼の発呼に伴って
ＣＭの内容の繰り下げが生ずる結果、ＣＭが１面しかな
い場合には１フレ一ム時間内で未だ読み出されていない
ＣＭの内容が破壊されるからである。第１図においてＳ
Ｗｌ、・・・、ＳＷ５は呼の発呼、復旧が発生する毎に
切り換わり、図の各ＳＷの状態はＣＭｌから読み出した
内容をＳＷｉを経由して、時分割多重時間スイッチ回路
Ｔへ出力すると同時に０Ｍ２に書き込んでいる状態を示
している。第１図においてＡＳＵ（アドレス・シフト・
ユニット）は、図では省略されているが一交換呼処理を
司る制御プロセッサからの指示により上述したようなＣ
Ｍのメモリ内容の繰す−ヒげ、繰り下げを行う演算回路
である。

今、例えば＃ｉ交換スイッチモジュール宛の＃ｊチャネ
ルの呼が復旧した場合を考えてみる。この場合この呼が
時間スイッチメモリ回路Ｔ上でに語を使用、すなわちこ
の呼が基本通信速度のに倍の通信速度の呼びであったと
し、０Ｍｌ上の番地（これは出力タイムスロットに対応
する）ａｉｊ、　ａｉｊ＋　１、・・・、ａｉｊ＋　（
Ｋ−１）のメモリ領域を使用していたとする。このに借
手が復旧した結果、これより老番の出力タイムスロット
に相当するメモリ領域を使用していた各通話チャネルの
呼のＣＭｌの内容はそれぞれに番地繰り上げられなけれ
ばいけない。そのためには各出力タイムスロットごとに
ＣＭＩのアクセス番地ＡｒＣｒ＝１．２．・・・・・２
ｍ）と制御プロセッサから与えられ・　たａｉｊとをＡ
ＳＵで逐次比較し、Ａ、＞　ａｉｊ＋　（Ｋ−１）であ
れば、ＣＭＩのＡｒ番地の内容をｓｗ２、ＳＷ３を経由
して、０Ｍ２の（Ａｒ−Ｋ）番地に移す（繰り上げる）
ことによって目的を達せられる。ａｉｊ＞Ａｒであれば
０Ｍ２の書き込み番地は変化せず、ＣＭｌと向じＡｒ番
地に書き込む。逆に、＃ｉ交換スイッチモジュール宛に
＃ｊチャネルの新手が生起して、この新手が基本通信速
度のに倍の通信速度の呼で０Ｍｌ上でに語の番地”ｊ、
ａｉｊ＋１、・・・、ａｉｊ＋（Ｋｌ）を使用したい場
合には、第１図では省略されているが制御プロセッサか
らの指示により、０Ｍ２のａｉｊ、　ａｉｊ＋　１、・
・・、ａｌｊ＋　（Ｋ　−１）番地に時分割多重時間ス
イッチ回路の読み出し番地を書き込む。さらにこのに借
手が生起した結果、これより老番に位置するＣＭｌのメ
モリ領域を使用していた各通話チャネルの呼のメモリ使
用領域は、それぞれに番地繰り下げる必要がある。その
ためにはさきと同様ＣＭ１のアドレスＡ、（ｒ＝１．　
２．　　・・・・・。

ｍ）でＡｒ≧ｉｉｊとなる番地の内容を０Ｍ２の（Ａｒ
＋　Ｋ）番地に移せば（繰り下げれば）目的を達せられ
る。ａｌｊ＞Ａｒの番地に対しては、０Ｍ２の書き込み
番地は変化せず、ＣＭｌと同じＡｒ番地に書き込む。

本実施例は、第２図におけるＩＮＦ部からＤ／Ｉ部への
信号の流れに関するもにであるが、Ｄ／Ｉ部からＩＮＦ
部への逆方向の場合もほぼ同様の構成で動作が５度の逆
の関係になるようにして時分割多重時間スイッチ回路を
構成できる。但しこの逆方向の場合では、Ｄ／Ｉ部から
Ｔへの通話情報の書き込みはう、ンダム書き込み方式で
、ＴからＩＮＦ部への読み出しは逐次読み出し方式とな
るから多重接続は不可能である。

一方従来例の時分割多重時間スイッチ回路でＤ／Ｉ部か
らＩＮＦ部方向の場合は、Ｄ／Ｉ部からＴへは逐次書き
込み、ＴからＩＮＦ部へはランダム読み出しであるから
多重接続が可能である。従って、第２図の構成において
ＩＮＦ部から０５部方向は本発明の実施例の時分割多重
時間スイッチ回路、Ｄ／Ｉ部からＩＮＦ部方向は従来例
の時分割多重時間スイッチ回路を組み合わせて使用する
ことにより、ＩＮＦ部−Ｄ／Ｉ部方向、Ｄ／Ｉ部−ＩＮ
Ｆ部方向ともに多重接続可能とすることができる。

（発明の効果） 以上述べた通り、本発明によれば複数のモジュールから
なる回線ｌパケット統合交換機において、同一の入力情
報を複数の宛先に同時に送信することが可能となり、放
送機能等が容易に実現できる。

【図面の簡単な説明】

第１図は本発明による時間スイッチの構成とその動作概
略を示すブロック図、第２図は本発明を適用する対象と
なる交換機の構成を示すブロック図、第３図はビルディ
ング・ブロック化された交換スイッチ・モジュール相互
間に通話情報の授受を行う際の混合パケット形式の例を
示す図、第４図は従来技術による時間スイッチの構成と
その動作概略を示すブロック図である。 図において、ＩＮＦはインタフェース回路、Ｔは時分割
多重時間スイッチ・メモリ回路、ＣＭ、ＣＭＩ、０Ｍ２
は時間スイッチ制御メモリ回路、Ｄバはインタフェース
回路、ＡＳＵはアドレス・シフト・ユニット、ｓｗｌ、
ＳＷ２、ｓｗ３、ｓｗ４、ＳＷ５は切り換えスイッチで
ある。 Ｍ　１　図 Ａト弯 第３図 １４１Ｎ八方−、ト−一〆

Claims (1)

【特許請求の範囲】
1. 時分割多重時間スイッチメモリ回路と、タイムスロット
   ごとに時分割多重ハイウェイへ送出する通話情報を該時
   間スイッチメモリ回路から読み出す番地を、あるいは時
   分割多重ハイウェイから到来する通話情報を該時間スイ
   ッチメモリ回路へ書き込む番地を指定する時間スイッチ
   制御メモリ回路からなる時分割多重時間スイッチ回路に
   おいて、偶数時間フレームで通話情報の書き込みを、奇
   数時間フレームで通話情報の読み出しを行う第１のメモ
   リ面と、奇数時間フレームで通話情報の書き込みを、偶
   数時間フレームで通話情報の読み出しを行う第２のメモ
   リ面を有する時分割多重時間スイッチメモリ回路と、前
   記時分割多重時間スイッチ回路の読み出し番地あるいは
   書き込み番地を格納する第１の時間スイッチ制御メモリ
   回路と第２の時間スイッチ制御メモリ回路とを有し、毎
   フレームの先頭で一方の時間スイッチ制御メモリ回路を
   読み出し状態とし、他方の時間スイッチ制御メモリ回路
   を書き込み状態とし、読み出し状態の時間スイッチ制御
   メモリから読み出した時分割多重時間スイッチ回路の読
   み出し番地あるいは書き込み番地を時分割多重時間スイ
   ッチ回路へ供給すると同時に、時間スイッチ制御メモリ
   の読み出し番地がある指定された第１の値より大の場合
   には、同じく指定される第２の値を前記読み出し番地に
   加算、あるいは減算して得られた値を書き込み番地とし
   、前記読み出し状態の時間スイッチ制御メモリから読み
   出した前記時分割多重時間スイッチメモリ回路の読み出
   し番地、あるいは書き込み番地をデータとして書き込み
   状態の時間スイッチ制御メモリに書き込むことを特徴と
   する時分割多重時間スイッチ回路。