JPH0695693B2

JPH0695693B2 - 時分割多重時間スイッチ回路

Info

Publication number: JPH0695693B2
Application number: JP7679784A
Authority: JP
Inventors: 崇夫竹内
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1984-04-17
Filing date: 1984-04-17
Publication date: 1994-11-24
Anticipated expiration: 2009-11-24
Also published as: JPS60219846A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は時分割交換用の時間スイッチ、特に多様な速度
の各種トラヒックを多元的に取扱う時間スイッチの構成
に関する。

（従来技術）現在、ディジタル総合サービス網（ISDN:Integrated Se
rvice Digital Network）に関する検討が国の内外にお
いて精力的に進められている。ISDNは音声通信のみなら
ず、データ，イメージ，画像など多様な通信サービスを
総合一体的に取扱う網である。

この場合少ないオーバヘッドで単一網によりこれら多様
な通信サービスを提供できるならば、通信網の簡明化、
保守・運用の一元化など少なからぬメリットがあると考
えられる。また、ISDNでは音声通信の64Kb/sあるいはそ
の1/n,n倍程度のサービスのみならず、画像までを含め
た極めて広い速度範囲の通信サービスの提供が必須であ
ることも衆知の通りであり、これらをできるだけ容易に
かつ画一的に処理できる単一アーキテクチャの交換機の
実現が望まれる。

さきに出願人は以上のような考えのもとに極めて広い速
度範囲の各種通信サービスを回線交換／パケット交換を
含めた単一アーキテクチャの統合交換機で交換する新た
な交換方式：「回線／パケット統合交換方式」（本願と
同一出願人による特願昭58−044740号ならびに特願昭58
−095169号明細書以下、文献１及び２）を提案した。

上記文献１及び２に記載された発明の方式では第１図に
示すように交換機をビルディング・ブロック化した交換
スイッチ・モジュールとし、これらを複数のループによ
って結合し、特定のモジュール間にまたがる複数の回線
交換呼を例えば音声へ標本化周期125μsecごとに一つの
混合パケットに組立てて送受する方法を採用した。

以下、第１図にて前記文献１及び２による「回線／パケ
ット統合交換方式」について簡単に説明する。ただし第
１図ならびに以下の説明では上記方式に関するパケット
呼の混在で発生する付加部分については本発明の記述に
直接関連しないので省略することとなる。

第１図で各交換スイッチ・モジュール内のINF部は交換
機に収容される加入者線、局間中継トランク群を収容す
るためのインタフェース機能と、これらをディジタル多
重化あるいは多重分離する機能を有するものである。ま
た時分割多重時間スイッチ・メモリ回路ＴはINF部から
ループへの順方向についてはINF部からのディジタル多
重化チャネル内の通話情報を一旦バッファリングするこ
とでチャネル相互の時間位相の変換（時間スイッチ機
能）、ならびに特定モジュール間にまたがる複数の回線
交換呼を第２図に関連して後述する混合パケット形式に
編集する機能、ループへの送出待合せ機能を有し、ルー
プからINF部への逆方向については上述の逆機能を有す
る。また、図中CMは時間スイッチ制御メモリ回路で、上
述の時間スイッチ・メモリ回路ＴへINF部から到来する
ディジタル多重化された通話情報をタイムスロットごと
に書込む番地を、あるいは逆に時間スイッチ・メモリ回
路ＴからINF部へディジタル多重送出する通話情報をタ
イムスロットごとに読出す番地を指定する機能を有す
る。

また、第１図でD/Iは交換スイッチ・モジュールと複数
ディジタル多重ループとのインタフェース回路で複数ル
ープ上の空き時間位置に交換スイッチ・モジュールから
の通話情報を挿入する機能（Insert機能）、あるいは逆
に自モジュール宛の通信情報をループ上から分岐する機
能（Drop機能）を有する。

第２図は第１図で示した特定の交換スイッチ・モジュー
ル間にまたがる複数の回線交換呼を一つの混合パケット
に組立てループを介して送受する際の混合パケット・フ
ォーマットである。図中、DAは着信交換スイッチ・モジ
ュールの番号、SAは発信交換スイッチ・モジュールの番
号、CH₁〜CHnはおのおのその時刻に発・着スイッチ・モ
ジュール間で同時に通話中のｎチャネルの通話メッセー
ジ部である。おのおののチャネルの通話メッセージ部の
大きさはその回線交換呼の通信速度に比例して確保され
る。例えば音声を例とすると、１混合パケットに含まれ
る１音声チャネルの情報量は１標本分（８ビット）とす
ることが可能である。

またこの方式により、極めて広い速度範囲の多元通信サ
ービスを画一的にスイッチングすることができる。

さて、以上説明した従来の「回線／パケット統合交換方
式」の経済的かつ具体的実現法、とくに第１図で示した
時分割多重時間スイッチメモリ回路Ｔならびにその制御
回路である時間スイッチ制御メモリ回路CMの経済的かつ
具体的な実現法として、先に、第３図に示す時分割多重
時間スイッチ回路（特願昭58−155581号明細書，文献
３）を提案した。

第３図は第１図で説明した時分割多重時間スイッチ・メ
モリ回路Ｔとその制御を行う時間スイッチ制御回路CMに
ついてその構成の概略と動作を示すブロック図である。
但し、第３図では簡単のため時分割多重スイッチ・メモ
リ回路Ｔは第１図でINF部からループ側に信号の流れる
順方向に関連する回路構成の概略を示すもので逆方向に
信号の流れる回路は省略されている（逆方向の回路も構
成は順方向とほぼ同様で、動作が丁度逆の関係になるの
で容易に推察できる）。

第３図で時分割多重時間スイッチ・メモリ回路Ｔはいわ
ゆるランダム・アクセス・メモリ（RAM）で構成された
メモリ回路２面から成っている。第１のメモリ面は偶数
時間フレームでINF部から受信するディジタル多重化チ
ャネルの各通話情報１フレーム分の書込みを行い次の、
奇数フレームで読出しを行い第１図で示したループ分岐
・挿入回路D/Iへ送出する。第２のメモリ面はこれとは
逆に奇数フレームで通話情報の書込みを、次の偶数フレ
ームで通話情報の読出しを行う。これら２面のメモリ回
路へのINF部からのディジタル多重化チャネルの各通話
情報の書き込みは入力タイムスロットごとに時間スイッ
チ制御メモリ回路CMの指示するメモリ番地へ書込まれる
（ランダム書込み）。なお、ここで、タイムスロットと
はフレームを構成する基本単位で、フレームの先頭から
順番に、第１タイムスロット、第２タイムスロット・・
・というように番号づけられるものである。これに対
し、チャネルとは、タイムスロットによって運ばれる個
々の通話を表す。CMは時間スイッチ・メモリ回路Ｔの上
で、入力チャネルの通話情報が第３図に示す如く、メモ
リの先頭番地から順番に交換スイッチ・モジュール＃１
宛（図中ノード＃１宛）の通話情報、＃２宛の通話情
報、……、＃Ｎ宛の通話情報となるように、かつ例えば
同じ＃１の交換スイッチ・モジュール宛の通話情報は、
その時間にｎ呼あればこれもその中でチャネル＃1,＃2,
…，＃ｎ（第２図CH1,…,CHnと順番に配列されるように
入力タイムスロットごとに書込み番地の指示を出す。

以上説明したように時分割多重時間スイッチ・メモリ回
路Ｔへ入力チャネルの通話情報を書込んだ結果、次フレ
ームでその内容を先頭番地から逐次ループ側の伝送速度
を整合した速度で読出し（遂次読出し）、同一交換スイ
ッチ・モジュール宛の一連の通話情報群ごとに第２図で
示したような宛先モジュール・アドレスDAならびに発信
元交換スイッチ・モジュール・アドレスSAと付加すれば
所望の混合パケットが形成できることになる。

なお、混合パケットは、１フレーム毎に各モジュール宛
のものがすべて時間スイッチ・メモリ回路上に構成さ
れ、次のフレームですべてループに読み出される。この
動作は、偶数フレーム、奇数フレームを問わず、まった
く同一である。

時分割多重時間スイッチ・メモリ回路Ｔを偶・奇フレー
ム用に２面設けた理由は、当業者にはよく知られている
「スリップ」という現象を避けるためである。（詳しく
は前記文献３参照）ところで時分割多重時間スイッチ・メモリ回路Ｔ上で常
に先頭番地から交換スイッチ・モジュール宛の＃１チャ
ネル、＃２チャネル、……と整然と通話情報を配列して
書込むためには、通話中呼の復旧、あるいは新呼の生起
に伴って、その都度時間スイッチ制御メモリ回路CM内の
メモリCMeの内容を更新する必要がある。今、例えば＃
ｉ交換スイッチ・モジュール宛の＃ｊチャネルの呼が復
旧した場合、この呼が時間スイッチ・メモリ回路Ｔ上で
ｋ語を使用、すなわちこの呼が基本通信速度のｋ倍の通
信速度の呼であったとすると、時間スイッチ・メモリ回
路Ｔ上でこれより老番に位置するメモリ領域を使用して
いた各通話チャネルの呼のメモリ使用領域をそれぞれｋ
番地繰上げればよい。そのためには、各入力タイムスロ
ットごとにCMのメモリ内容を読出した結果を時間スイッ
チ・メモリ回路Ｔへ送出すると同時に、その結果を復旧
した呼が使用していた領域を示すアドレスと比較し、復
旧呼のアドレスより大きい場合にはその内容をｋだけ減
算して元の位置に再書込みすればよい。逆にｋ倍呼の新
呼が生起した場合には、時間スイッチ・メモリＴ上の新
呼が使用すべき領域より老番に位置するメモリ領域を使
用していた各通話チャネルの呼のメモリ使用領域をそれ
ぞれｋ番地繰下げる必要がある。そのためには、さきと
同様、CMのメモリ内容のうち、新呼が使用する領域を示
すアドレスより大きいものについて、その内容をｋだけ
加算すればよい。第３図におけるASU（アドレス・シフ
ト・ユニット）は、図では省略されているが、交換呼処
理を司る制御プロセッサからの指示により、上述したよ
うなCMのメモリ内容の比較および修正演算を行なう演算
回路である。

（従来技術の問題点）以上述べた時分割多重時間スイッチ・メモリＴおよび時
間スイッチ制御メモリCMからなる時分割多重時間スイッ
チ回路においては、１フレームの間に複数の呼の設定あ
るいは復旧を扱おうとすると回路の複雑化を招くという
欠点を有する。すなわち、例えばある１フレームの間
に、ｋ倍呼（時間スイッチ・メモリＴのアドレスai₁〜a
ikの領域を使用）とｌ倍呼（同じくaj₁〜ajlを使用。た
だしaik＜aj₁とする）が復旧するとすれば、第３図に示
したアドレス・シフト・ユニットは、時間スイッチ制御
メモリCMから読出されるアドレスａのうち、aik＜ａ＜a
j₁のものについてはｋだけ減算し、ａ＞ailのものにつ
いては（ｋ＋ｌ）だけ減算しなければならない。１フレ
ーム内で処理する呼の設定、復旧の数が増えれば、さら
にきめ細かくアドレス演算を実施しなければならない。
１フレーム例えば125μsecごとにこのようなきめの細か
い演算内容を決定し、処理することは、専用のマイクロ
プロセッサあるいはランダムロジックを使用するとして
も、相当の負担となり、回路規模の増大あるいは複雑化
を招くこととなる。

したがって現実的には１フレームに処理する呼の設定あ
るいは復旧を１個のみと限定することが望ましい。しか
しこれはシステム構成上大きな制約となる。なぜなら
ば、呼の設定、復旧にともなう時間スイッチ・メモリＴ
内のアドレスの変化は、チャネルの対応関係のずれを防
ぐため発着交換スイッチ・モジュールで予め打合せて同
時に行なう必要があるが、１フレームに１個の呼設定あ
るいは復旧という条件は、同時に複数の交換スイッチ・
モジュールと連携して呼設定／復旧を行なっている時、
特定の呼の設定／復旧は、当該呼の発着交換スイッチ・
モジュール双方に他の呼設定／復旧がない共通空き時間
フレームでのみ可能であるということになるからであ
る。その結果、共通空き時間フレームの探索のため、交
換スイッチ・モジュール間で送受する制御情報量が増大
し、かつ共通空き時間フレームを見出すまで呼の設定／
復旧が遅れるという大きな問題を生じる。

また、第３図に示すように、各交換スイッチ・モジュー
ル宛の通話信号をきっちりとすき間なく配列しているた
め、交換スイッチ・モジュール間で送受する制御信号の
伝送誤り等により、特定モジュールとのチャネル対応関
係がずれた場合、その影響が他のモジュール宛のチャネ
ル対応関係にも及ぶこととなる。例えば、第３図では省
略されているが、時間スイッチ・メモリ回路の逐次読出
し時に混合パケットの切分けに使用する各スイッチ・モ
ジュール宛の通話信号の先頭番地を格納したメモリの内
容と、時間スイッチ・メモリＴ内の通話信号の実際の配
列にずれが生じた場合、その影響は特定のモジュール間
にとどまらない可能性がある。影響が特定のモジュール
間に限定されれば対処法は種々可能であるが、一度に多
数のモジュールに影響が及ぶと、これは大きな問題とな
る。

（発明の目的）本発明は、従来技術のかかる欠点を除去せしめて、複数
の呼設定／復旧を１フレーム内に実施可能として発着モ
ジュール間のアドレス変化の打合せを容易にし、かつチ
ャネルの対応ずれの影響を特定モジュールのみに限定し
得る時分割多重時間スイッチ回路を得んとするものであ
る。

（発明の構成）本発明によれば、交換機外から到来する時分割多重ハイ
ウェイ上のタイムスロットの通話信号を、交換機内の複
数の宛先モジュール別に分類配置する時分割多重時間ス
イッチ回路であって、時分割多重時間スイッチ・メモリ
回路と、タイムスロットごとに時分割多重ハイウェイか
ら到来する通話情報を該時間スイッチ・メモリ回路へ書
込む番地を指定する時間スイッチ制御メモリ回路とから
なる時分割多重時間スイッチ回路において、時分割多重時間スイッチ・メモリ回路は、偶数時間フレ
ームで時分割多重ハイウェイからの通話情報の書込み
を、奇数時間フレームで交換機内宛先モジュールへ向け
て通話情報の読出しを行う第１のメモリ面と、奇数時間
フレームで前記通話情報の書込みを、偶数時間フレーム
で前記通話情報の読出しを行う第２のメモリ面とを備
え、時間スイッチ制御メモリ回路は、時分割多重ハイウェイ
上のフレームのタイムスロット番号をアドレスとし、当
該タイムスロットで運ばれる通話情報の宛先モジュール
番号と、同一モジュールに向かう複数の通話情報の中で
の当該通話情報の相対アドレスとをデータとして格納
し、フレーム毎に、先頭番地からタイムスロット毎に順
番に内容が読み出される第１の制御メモリと、宛先モジ
ュール番号をアドレスとし、当該モジュール宛の通話情
報の前記時分割多重時間スイッチ・メモリ回路での先頭
アドレスをデータとし、前記第１の制御メモリから読み
出される宛先モジュール番号を入力として前記データが
読み出される第２の制御メモリと、前記第１の制御メモ
リから読み出された相対アドレスと前記第２の制御メモ
リから読み出された先頭アドレスを加算して前記時分割
多重時間スイッチ・メモリ回路へ書込み番地として送出
する加算回路とを備えたことを特徴とする時分割多重時
間スイッチ回路が得られる。

（構成の詳細な説明）本発明は、上述の構成をとることにより従来技術の問題
点を解決した。すなわち、時間スイッチ制御メモリ回路
を、入力ハイウェイの各タイムスロットごとに宛先モジ
ュール番号とそのモジュール宛の混合パケット内にその
タイムスロットが占める位置とを記憶する第一の制御メ
モリと、時間スイッチ・メモリ回路上で各モジュール宛
の混合パケットの先頭チャネルが格納されている位置
（アドレス）を記憶する第二の制御メモリとから構成
し、いわゆる時間スイッチ・メモリ回路の書込みアドレ
スを相対アドレス化している。したがって呼の設定、復
旧の際のアドレス操作も、基本的には当該呼の宛先モジ
ュールにかかる相対アドレス操作のみでよい。したがっ
て１フレーム内に複数の呼設定／復旧要求が発生して
も、それらがすべて異なる宛先モジュールにかかわるも
のであれば、各々を独立に処理することが可能である。
各宛先モジュールに対し、１フレームに必ず１回の呼設
定あるいは呼開放が可能であれば、他のモジュールとの
兼ね合いを考えることなく時間スイッチ・メモリ内のア
ドレス変化を発着モジュール間で打合せることが可能と
なる。したがって従来技術の問題点の一つを解決するこ
とができる。

一方第二の制御メモリは、第一の制御メモリから読出さ
れた相対アドレスを絶対アドレスに変換するためのベー
スを与えるものであるが、見方を変えればこれは時間ス
イッチ・メモリ回路上での各モジュール宛混合パケット
の配置を決定するものである。したがって従来技術の場
合と異なって、各モジュール宛混合パケットを適当なす
き間を入れて時間スイッチ・メモリ回路上に配置するこ
とが可能である。したがって交換スイッチ・モジュール
間で送受する制御信号の伝送誤り等により、特定モジュ
ールとのチャネル対応関係がずれた場合も、その影響が
他のモジュール宛のチャネル対応関係に及ぶのを最少限
に抑えることが可能である。

また第二の制御メモリは、各モジュール宛混合パケット
の長さの増減に応じて、その内容を変更し時間スイッチ
・メモリ回路上の混合パケットの配置を再調整する必要
があるが、上述のように適当なすき間を入れて混合パケ
ットを配置しておけば、従来技術のようにすき間なく配
置した場合に比べて、再調整の頻度を著しく低減するこ
とが可能である。なお従来技術の項で述べた時間スイッ
チ・メモリの逐次読出し時に混合パケットの切分けに使
用するメモリは、上記第二の制御メモリと同じ内容を記
憶するものであるから、その内容を変更する頻度も著し
く低減されることとなる。あるいは第二の制御メモリを
上記逐次読出し用メモリにも兼用することも可能であ
り、本発明にもとづく第二の制御メモリの設置も何ら負
担にはならない。

なお以上の説明においても、簡単のため第１図における
INF部からループ側に信号の流れる順方向についてのみ
述べたが逆方向も全く同様である。また以降の説明にお
いてもやはり主に順方向について述べることとする。

（実施例）以下、本発明の実施例について図面を参照して詳細に説
明する。第４図は本発明の実施例を説明するブロック図
であり、第１図で説明した時分割多重時間スイッチ・メ
モリ回路Ｔとその制御を行う時間スイッチ制御メモリ回
路CMについてその構成の概略と動作を示すブロック図で
ある。

第４図で時分割多重時間スイッチ・メモリ回路Ｔはいわ
ゆるランダム・アクセス・メモリ（RAM）で構成された
メモリ回路２面から成っており、第３図で示したものと
同様のものである。

CMは時間スイッチ・メモリ回路Ｔの上で、入力チャネル
の通話情報が第４図に示す如く適当なすき間をはさみつ
つ順番に交換スイッチ・モジュール＃１宛の通話情報
（図中ノード＃１宛）、＃２宛の通話情報、……、＃Ｎ
宛の通話情報となるように、かつ例えば同じ＃１の交換
スイッチ・モジュール宛の通話情報は、その時間にｎ呼
あればその中でチャネル＃1,＃2,……，＃ｎと順番に配
列されるように入力タイムスロットごとに書込み番地の
指示を出す。この場合、基本通信速度のｋ倍の通信速度
を有する入力通信チャネルに対しては、これらｋ入力タ
イムスロット分の通話情報を時間スイッチ・メモリ回路
Ｔで隣接して配列されるように書込み番地の指示を出
す。

以上説明したように時分割多重時間スイッチ・メモリ回
路Ｔへ入力チャネルの通話情報を書込んだ結果、次フレ
ームでその内容を先頭番地から遂次ループ側の伝送速度
と整合した速度で読出し（遂次読出し）、同一交換スイ
ッチ・モジュール宛の一連の通話情報群ごとに第２図で
示したような宛先モジュール・アドレスDAならびに発信
元交換スイッチ・モジュール・アドレスSAを付加すれば
所望の混合パケットが形成できることになる。

ここに、時分割多重時間スイッチ・メモリ回路Ｔを偶・
奇フレーム用に２面設けた理由も従来例の場合と同様で
ある。

そこで、以上説明した時分割多重時間スイッチ・メモリ
回路Ｔへの書込み番地を入力タイムスロットごとに指示
する時間スイッチ制御メモリ回路CMについて説明する。
第４図に示すように、時間スイッチ制御メモリは主とし
て第一の制御メモリCM₁と第二の制御メモリCM₂とからな
る。CM₁は入力ハイウェイのフレーム当たりのタイムス
ロット数がｍであればｍ語のランダム・アクセス・メモ
リで構成される点は従来例におけるCM₀と同様である。
異なるのは、メモリの各語が対応するタイムスロットの
宛先モジュール番号ni,nj,…と、そのモジュール宛の混
合パケット内にそのタイムスロットが占める位置（相対
アドレス）RAi,RAj…とから成る点である。一方CM₂はモ
ジュール番号をアドレスとして、そのモジュール宛の混
合パケットの時間スイッチ・メモリ上での先頭番地A₁,A
₂,…を記憶するものである。したがって時間スイッチ・
メモリへの入力ハイウェイ上の通信信号の書込みに当っ
ては、入力ハイウェイ上の各タイムスロットごとにまず
CM₁の当該タイムスロット位置に記憶された宛先モジュ
ール番号niと相対アドレスRAiを読出し、次にniをアド
レスとしてCM₂から先頭番地Aiを読出し、さらに加算回
路ADDによってAiとRAiを加算して絶対アドレスを求め、
時間スイッチ・メモリ回路に書き込みアドレスとして送
出する。

ここに時分割多重時間スイッチ・メモリ回路Ｔ上でモジ
ュール宛混合パケットの先頭番地からそのモジュール宛
の＃１チャネル，＃２チャネル，…と整然と通話情報を
配列して書込むためには、通話中呼の復旧、あるいは新
呼の生起に伴って、その都度CM₁のその宛先モジュール
に関する相対アドレスRAを更新する必要がある。今、例
えば＃ｉ交換スイッチ・モジュール宛の＃ｊチャネルの
呼が復旧した場合、この呼が時間スイッチ・メモリ回路
Ｔ上でｋ語を使用、すなわちこの呼が基本通信速度のｋ
倍の通信速度の呼であり、相対アドレスRAij〜RAij＋ｋ
−１を占有しているとすると、＃ｉモジュール宛のRAij
＋ｋ−１以上の相対アドレスを有するものをそれぞれｋ
だけ繰上げればよい。そのためには、各入力タイムスロ
ットごとにCM₁のメモリ内容を続出した結果RAを加算回
路ADDへ送出すると同時に読出した宛先モジュールがni
である場合にはRAをRAij＋ｋ−１と比較し、RA＞RAij＋
ｋ−１であれば、CM₁の同じ番地のRAの内容をｋだけ減
算するならば、即ちRAからRA−ｋに修正すれば目的を達
せられる。また、＃ｉ交換スイッチ・モジュール宛の＃
ｊチャネルの呼が使用していたタイムスロットに対応す
るCM₁のメモリの内容にダミー信号を記憶しておく。

呼びの復旧がない定常状態のときには比較の対象となる
値を十分大きな値（例えば時間スイッチ・メモリ回路の
最終番地）としておけばCM₁のメモリ内容は変化しない
ことも容易に分かる。

一方、＃ｉ交換スイッチ・モジュール宛に＃ｊチャネル
の新呼が生起した結果、この新呼が基本通信速度のｋ倍
の通信速度の呼であれば、それまでに設定されている＃
ｉ交換スイッチモジュール宛のチャネルの相対アドレス
の最大値をRAi₍j_-1)とすると、相対アドレスRAi₍j_-1)＋
1,RAi₍j_-1)＋2,・・・,RAi₍j_-1)＋ｋを対応するCM₁のタ
イムスロット位置に宛先モジュール番号ｉとともに書込
む。第４図において、ASU（アドレス・シフト・ユニッ
ト）は図では省略されているが交換の呼処理を司る制御
プロセッサからの指示により上述したようなCM₁のメモ
リ内容の修正演算を行う演算回路である。ASUの具体的
構成例を第５図に示す。入力タイムスロット毎に読み出
されたCM₁のメモリ内容niを、制御プロセッサの指示に
より設定された第１のレジスタREG1の値と比較回路COMP
1によって比較し、これが一致すればさらにCM₁のメモリ
内容RAiを、同じく制御プロセッサにより指示された第
２のレジスタREG2の値と比較回路COMP2によって比較
し、RAiがこれより大きい場合には、同じく制御プロセ
ッサにより指示された第３のレジスタREG3の値をRAiか
ら減算し、その結果をCM₁のもとの番地に書き込む機能
を有する回路である。REG1には相手ノード番号、REG2に
は開放された呼の末尾部分の相対アドレス値、REG3には
開放された呼の帯域（基本速度の何倍か）がそれぞれ格
納されている。以上は、あるモジュール宛の呼が復旧す
る場合の例であるが、呼を新しく設定する場合には、各
モジュール宛の混合パケットの最後尾にその呼が付加さ
れるように、CM₁の該当するアドレスの内容を制御プロ
セッサが直接書きこめばよい。

ASU内にこれらレジスタを複数組設ける、あるいはテー
ブルの形にし、相手ノード番号をアドレスとして各々の
ノード向けに設定／開放すべき呼の相対アドレス、帯域
を検索するようにすることにより、１フレーム内に、宛
先モジュール毎に１個の呼設定あるいは開放を複数モジ
ュールについて処理することが可能である。

第二の制御メモリCM₂には、各宛先モジュールごとの混
合パケットが第４図に示すごとく適当なすき間を持って
配置されるよう各混合パケットの先頭番地が記憶されて
いる。その内容は各混合パケットの長さにもとづいて制
御プロセッサの指示により更新される。ここで、以上述
べた本発明の動作を具体的に簡単な数値を用いて説明す
る。

第６図に本願発明のタイムスイッチの状態を示す。

第６図（ａ）は、ある時刻ｔにおいて＃１モジュール宛
の２つの呼が発生しCH11、CH12を使用しており、＃
２モジュール宛の１つの呼がが発生しCH21を使用して
おり、＃３モジュール宛の１つの呼がCH31を使用して
いる状態を示す。

ここで、チャネルCH11は４タイムスロット分の呼でタ
イムスイッチの０番地〜３番地を使用し、同様にCH12は
３タイムスロット分のでタイムスイッチの４番地〜６
番地を使用し、CH21は１タイムスロット分の呼でタイ
ムスイッチの10番地を使用し、CH31は４タイムスロット
分の呼でタイムスイッチの20番地〜23番地を使用して
いる。

次に、時刻ｔ＋１においてCH11を使用していた呼が復
旧した場合の状態を第６図（ｂ）に示す。この例では、
CH11を使用していた呼が復旧した場合に、呼の使用
していたCH12の３タイムスロットを繰り上げている。

更に、時刻ｔ＋２において＃１モジュール宛の４タイム
スロットを使用する呼が新たに発生した場合の状態を
第６図（ｃ）に示す。この例では、時刻ｔ＋１における
呼の後に呼を４タイムスロットを用いて収容してい
る。

上記の呼の復旧、呼の生起が発生した場合のCM21、
CMの状態を第７図を用いて説明する。

第７図のCM1には、入力ハイウェイから入力された１フ
レーム分（全部でｍタイムスロット）の各タイムスロッ
トの宛先モジュール番号（図の左側）と、そのモジュー
ル宛に使用されているタイムスイッチの領域の先頭番地
からの相対アドレス（図の右側）が記憶されており、CM
2には、CM2のアドレスに対応する宛先モジュールに使用
されるタイムスイッチの領域の先頭番地が記憶されてい
る。

第７図（ａ）の例では、時刻ｔにおいて、CM1のアドレ
ス１には、タイムスロット１の送り先である＃１の番号
１が記憶され、タイムスイッチの＃１の領域の先頭番地
からの相対アドレスである０が記憶されている。同様に
CM1のアドレス２には、タイムスロット２の送り先であ
る＃１の番号１が記憶され、タイムスイッチの＃１の領
域の先頭番地からの相対アドレスである１が記憶されて
いる。以下CM1のアドレスｍまで同様に記憶されてい
る。

但し、この例ではわかりやすいように一つの呼毎に順番
に並べられているが、実際には、このようにきれいに並
ぶことは少なくランダムに入力され並んでいる。

第７図（ｄ）に、CM2の状態を示す。CM2の１番地には、
タイムスイッチの中で＃１宛に用いられる領域（図では
０〜９番地）の先頭番地０が記憶され、２番地には、タ
イムスイッチの中で＃２宛に用いられる領域（図では10
番地〜19番地）の先頭番地である10が記憶され、３番地
にはタイムスイッチの中で＃３宛に用いられる領域（図
では20番地〜29番地）の先頭番地である20が記憶されて
いる。これらの領域の大きさは通常固定されており、呼
の生成、復旧によってCM2を書き換えることはない。但
し、各モジュール宛の呼が使用するタイムスロット総数
を観測して過不足が生じている、あるいは予想される場
合には、必要に応じて各領域の大きさが変更される。

第７図（ａ）の例では、CM1の１番地に対応するタイム
スロットの内容は、＃１モジュール宛に送られるもので
あり、CM2の１番地の内容であるタイムスイッチの先頭
番地０とその＃１モジュール宛に使用されているタイム
スイッチの領域の中の相対アドレスである０を加算した
タイムスイッチの絶対アドレス０＋０＝０番地に書き込
まれ、同様にCM1の２番地に対応するタイムスロットの
内容はタイムスイッチの０＋１＝１番地に書き込まれ
る。同様にして求められたタイムスイッチのアドレスに
ｍタイムスロット分の内容が書き込まれる。この書き込
まれた結果が第６図（ａ）となる。

第７図（ｂ）は、時刻ｔ＋１に呼が復旧した場合を示
す。この場合、呼を使用していたタイムスイッチの領
域を開放すると同時に、CM1の10番地〜12番地に記憶さ
れている呼の相対アドレス４〜６をそれぞれ呼の使
用していた４タイムスロット分を減算して０〜２に書き
換える。また、呼の開放方法として様々な方法がある
が、一般的には、CM1の１番地〜４番地までにダミーの
数値を入れておくなどの方法が採られる。

第７図（ｃ）は、時刻ｔ＋２に呼（タイムスロット１
〜４を使用）が生起した場合を示す。この場合、＃１モ
ジュール宛の呼の内で最大の相対アドレスを持つ呼の
タイムスロットの末尾の相対アドレスである“2"の後ろ
から、即ち、呼のタイムスロットのそれぞれに相対ア
ドレス３〜６を付す。このような演算は、第５図による
ASUにより行われる。

このように、本発明では、CM2には各モジュール毎の先
頭番地が格納され、一方CM1には各モジュール内の相対
アドレスが格納されているから、呼の復旧や生起が発生
した場合に行うアドレスの修正はCM1のみの修正で足り
る。

但し、例えば、第6,7図における例で、＃１モジュール
宛に新たな呼が生起し＃１モジュール宛の呼が集中し
て、＃１モジュール宛に使用するタイムスイッチの領域
がタイムスイッチのアドレス10を超えて、＃２モジュー
ルの使用領域にまで及ぶような状態が生じた場合、即
ち、システムの予想を超えた呼が生起した場合には、CM
2のアドレスの修正を含め、システムの再調整を行な
う。

本発明では、CM2における先頭アドレスの設定を隣接す
るモジュール間、例えば＃１モジュールと＃２モジュー
ル間の先頭アドレスの大きさを調整することにより適当
な隙間を入れているので上記再調整の頻度を著しく低減
することができる。

（発明の効果）以上詳細に述べた通り、本発明によれば複数のモジュー
ルからなる回線／パケット統合交換機において、複数の
呼設定／復旧を同時に実施可能としてモジュール間の制
御を容易化し、かつ誤動作の影響を最小限に抑えること
ができるので、回線／パケット統合交換機を実現する上
で、その結果は著しいものである。

【図面の簡単な説明】

第１図は本発明を適用する対象となる交換機の構成を示
すブロック図、第２図はビルディング・ブロック化され
た交換スイッチ・モジュール相互間に通話情報の授受を
行う際の混合パケット形式の例を示す図、第３図は、従
来技術による時間スイッチの構成とその動作概略を示す
ブロック図、第４図は、本発明による時間スイッチの構
成とその動作概略を示すブロック図、第５図は、ASUの
具体的構成例を示す図、第６図は本発明のタイムスイッ
チの状態を説明するための図、第７図は本発明のCM1、C
M2の状態を説明するための図である。図において、INFはインタフェース回路、Ｔは時分割多
重時間スイッチ・メモリ回路、CMは時間スイッチ制御メ
モリ回路、D/Iはインタフェース回路、ADDは加算回路、
ASUはアドレスシフトユニットである。

Claims

【特許請求の範囲】

【請求項１】交換機外から到来する時分割多重ハイウェ
イ上のタイムスロットの通話信号を、交換機内の複数の
宛先モジュール別に分類配置する時分割多重時間スイッ
チ回路であって、時分割多重時間スイッチ・メモリ回路
と、タイムスロットごとに時分割多重ハイウェイから到
来する通話情報を該時間スイッチ・メモリ回路へ書込む
番地を指定する時間スイッチ制御メモリ回路とからなる
時分割多重時間スイッチ回路において、時分割多重時間スイッチ・メモリ回路は、偶数時間フレ
ームで時分割多重ハイウェイからの通話情報の書込み
を、奇数時間フレームで交換機内宛先モジュールへ向け
て通話情報の読出しを行う第１のメモリ面と、奇数時間
フレームで前記通話情報の書込みを、偶数時間フレーム
で前記通話情報の読出しを行う第２のメモリ面とを備
え、時間スイッチ制御メモリ回路は、時分割多重ハイウェイ
上のフレームのタイムスロット番号をアドレスとし、当
該タイムスロットで運ばれる通話情報の宛先モジュール
番号と、同一モジュールに向かう複数の通話情報の中で
の当該通話情報の相対アドレスとをデータとして格納
し、フレーム毎に、先頭番地からタイムスロット毎に順
番に内容が読み出される第１の制御メモリと、宛先モジ
ュール番号をアドレスとし、当該モジュール宛の通話情
報の前記時分割多重時間スイッチ・メモリ回路での先頭
アドレスをデータとし、前記第１の制御メモリから読み
出される宛先モジュール番号を入力として前記データが
読み出される第２の制御メモリと、前記第１の制御メモ
リから読み出された相対アドレスと前記第２の制御メモ
リから読み出された先頭アドレスを加算して前記時分割
多重時間スイッチ・メモリ回路へ書込み番地として送出
する加算回路とを備えたことを特徴とする時分割多重時
間スイッチ回路。
【請求項２】前記第１の制御メモリは、通話の設定・復
旧に応じて、第１の制御メモリから読み出された相対ア
ドレス値を修正して、次の読み出し時刻までに第１の制
御メモリの読み出された位置に再度書き込む機能を有す
るアドレスシフト回路が付加されていることを特徴とす
る特許請求の範囲第１項記載の時分割多重時間スイッチ
回路。
【請求項３】前記アドレスシフト回路は、第１の制御メ
モリから読み出された宛先モジュール番号が制御プロセ
ッサの指示により設定された第１の値である相手ノード
番号に一致することを検出すると、同じく第１の制御メ
モリから読み出された相対アドレスを制御プロセッサの
指示により設定された第２の値である開放された呼の末
尾部分の相対アドレス値と比較し、相対アドレス値が第
２の値より大きい場合は、制御プロセッサの指示により
設定された第３の値である開放された呼の帯域を当該相
対アドレス値から引いて新しい相対アドレス値とするこ
とを特徴とする特許請求の範囲第２項記載の時分割多重
時間スイッチ回路。