JPS62272800A - 情報を交換するための方法とスイツチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明］ 産業上の利用分野 本発明は、情報交換（ｓ＋＋＋１ｔｃｈｉｎＨｉｎｆｏ
ｒｍａｔｉｏｎ）の方法、及び情報を交換するために接
続を確立するスイッチに関する。

従来の技術 電話やデータ端末のような端末装置の間で通信を確立す
るために、例えば時分割多重（ｔｉｍｅｄｉｖｉｓｉｏ
ｎ　　ｍｕｌｔｊｐｌｅｘｅｄ）チャネルにおいて、１
．っ以上のスイッチを通り情報を経路指定する（ｒｏｕ
ｔｅ）ことが良く知られている。

Ｊ１− 一般に、各スイッチは、典型的にデータ・メモリ、デー
タ・メモリを経て確立される接続を表わすアドレスを記
憶するのに役立つ接続メモリ、及び接続メモリの内容を
制御し、かつこれによりスイッチを経て接続の設定と解
除（ｔａｋｉｎｇ−ｄｏｕ＋ｎ）を制御するための接続
制御手段を含む。

発明が解決しようとする問題点 そのような接続制御手段の使用は、必要とされる多数の
相互接続のために、スイッチ配線を複雑にし５、かつス
イッチの集積回路製造を困難にする交換される情報の入
り及び出データ・パスの他に、接続制御パスの準備を必
要とする。さらに、接続制御手段の使用は、短い、メツ
セージの交換、及びデータと同し方法で交換制御情報の
交換が効率が悪く、又は非実際的である結果として、接
続を確立しかつ終ｒさぜる際にかなりのオーバヘッドと
遅延を生ずる。さらに、接続制御手段は、過負荷又は飽
和になり、その結果そのような接続のパスはスイッチを
通り利用できるとしても、接続を確立することはできな
い。

このように、そのような接続制御手段の使用に関連した
、独特な問題がある。スイッチに関する更に他の問題は
ブロッキングの問題であり、この場合に自由であり、且
つ入りチャンネルが接続されるべき入りチャネルと出チ
ャネル間のスイッチを通り自由パスが存在しない。固有
的に非ブロッキングである単一段時間スイッヂ（ｓｉｎ
ｇｌｅ　ｓｔ、ａｇｅｔｉｍｅ　　５ｗ１ｔｃｂ）を使
用することによって、ブロッキングの問題を避け、そし
てチャネルの空間及び時間スイッチをの双方を提供する
ために、各々クロスポイント・ノードを構成する単一段
時間スイッチのアレイ（ａｒｒａｙ　）又はマトリック
スを使用することが公知である。しがし、クロスポイン
ト・ノードのマトリックスの使用は、接続制御手段に相
互接続を提供する問題を悪化させる。

問題点を解決するための手段 従って、本発明の目的は、情報を交換する改良方法を提
供することであり、そして公知の交換方法とスイッチに
関連する上記の問題の少なくとも幾らかを減少又は除去
し、入り及び出時分割多重チャネルの間の結合を確立す
る改良スイッチを提供することである。

本発明の１見地によれば、スイッチのための経路指定情
報を含むヘッダーと、スイッチのための経路指定情報に
続く交換されるべきデータと、ヘッダーの開始の指示と
データの終了の指示を提供する追加情報とを含む情報を
交換する方法において、ヘッダーの開始の指示に応答し
、かつ経路指定情報に依存して、スイッチを通り接続を
確立する段階と、データの終りの指示に応答して、接続
を終わらせる段階とを含む方法が提供される。

こうして、発明により、交換されるべき情報はそれ自身
、交換されるべきデータに先行するヘッダー内の経路指
定情報を含み、これにより各結合に対する経路指定情報
はデータ・ストリーム自身に含められ、別個の接続制御
バスと接続制御手段に対する必要性が避けられる。接続
を確立しかつ終了させるために識別されるべきヘッダー
の開始とデータの終りを使用可能にするために、追加情
報が提供される。以下で詳細に説明されている如き簡単
な形式において、この追加情報は、追加並列データ・ラ
イン上の単一ビット（２進数）を含み、このビットは、
それぞれのチャオ・ルか、確立された又は確立されるべ
き接続に対して、データ（又はへツタ−）を保持するか
否かを表わし、従ってこのビットは、ヘッダーの開始と
へラダーに続くデータの終りにおいてその状態を変更す
る。

好ましくは、スイッチを通る接続は、スイッチに対する
経路指定情報に続くデータと追加情報のみに対して確立
される。これにより、データが連続して交換されるべき
複数のスイッチの各々に対する経路指定情報を含む複合
ヘッダーによって、データが先行されることを可能にし
、各スイッチは、フロントエンドにおいて、即ちそのス
イッチに対する経路指定情報に対して、ヘッダーと追加
情報を切りとり、これにより、連続した各スイッチは、
それが必要とする経路指定情報を受信しかつ使用し、そ
してデータ又はさらに池のヘッダー情報であるかに拘わ
らず、次の情報のすべてを（もしあれば）次のスイッチ
に転送する。この方法において、情報は、それが所望の
宛て先に到達するまで、ホットワークにおいて１つ以」
ユのスイッチを通り抜けることができる。

好ましくは、スイッチを通る接続か、ヘッダーに続く交
換されるべきデータの発生前に経路指定情報に依存して
確立され、これにより、スイッチのための経路指定情報
に続くデータと追加情報か、経路指定情報の終りと交換
されるべきデータの開始との間の遅延よりも少ない遅延
でスイッチを通り交換される。

この方法において、接続は、スイッチを通り迅速に確立
され、その結果データは実質的に遅延されない。結局、
本方法により、小さな遅延で非常に短いメツセージの効
率の良い取り扱いを可能にし、これにより交換制御情報
とスイッチ間（ｉｎｔａｒ−８切１ｔｃｈ）通信が、デ
ータ・トラフィック（ｄａｔａｔｒａｆｆｉｃ）と同様
の方法で取り扱われることができる。さらに詳細には、
本発明の方法によるスイッチの動作は、交換される情報
の持続時間と内容に関係なく行なわれる。さらに、スイ
ッチを通り接続を確立するための経路指定情報の迅速な
取り扱いは、接続制御機能の飽和又は過負荷を防止する
。

他の見地によれば、本発明は、時分割多重（ｔｄＩｌｌ
）フレームにおいて多重化されたチャネルの情報を交換
する方法において、各チャネルの情報か、スイッチに対
する経路指定情報を含むヘッダーと、スイッチに対する
経路指定情報に続く交換されるべきデータと、ヘッダー
の開始の指示とデータの終りの指示を提供する追加情報
とを具備し、各チャネルに対して、ヘッダーの開始の指
示に応答し、かつ経路指定情報に依存し、スイッチに対
する経路指定情報に続くデータと追加情報とに対する接
続をスイッチを通り確立し、該接続が経路指定情報の終
りの１フレーム内において確立され、これにより該接続
を経てスイッチを通り交換されるデータと追加情報は１
フレームだけ少なくスイッチにおいて遅延される段階と
、データの終了の指示に応答して接続を終わらせる段階
とを含む方法を提供する。

好ましくは、スイッチの複数の出力ポートの仔意に対し
て各チャネルの情報を交換するために、スイッチは、チ
ャネルの接続を確立するためにスイッチのそれぞれの出
力ポートと各々が関連する複数のクロスポイント・ノー
ドを具備し、そして該経路指定情報は、接続が確立され
るべき出力ポートに対して出力ポート番号を含み、さら
に本方法は、チャネルに対するヘッダーの開始の指示に
応答し、該経路指定情報における出力ポート番号に依存
して、接続がそのクロスポイント・ノードを通り確立さ
れるべきかを各クロスポイント・ノードにおいて決定す
る段階を含むに れにより、入りチャネルは、複数の出力チャネルの任意
にものに接続可能となる。接続は、識別された出力ポー
トにおける任意の自由な出チャネル、又は出力ポートの
特定出チャネルに対して確立される。後者の場合におい
て、さらに、経路指定情報は、接続が確立されるべき出
力ポートの複数の時分割多重チャネルの内の１つに対し
てチャネル番号を含み、さらに本方法は、好ましくは、
接続が確立されるべきであることが決定されるクロスポ
イン１〜・ノードにおいて、該経路指定情報のチャネル
番号に依存して出力ポートのチャネルに対する接続を確
立する段階を含む。好都合には、チャネル番号は、連続
時分割多重フレームにおける経路指定情報において出力
ポート番号に続く。

さらに他の見地によれば、本発明は、ｎとｍが正整数で
ある時、ｎ入力ポートにおける入り時分割多重チャネル
とｍ出力ポートにおける出時分割多重チャネルとの間の
接続を確立するためのスイッチにおいて、結合されるべ
き各人りチャネルにおける情報か、スイッチに対する経
路指定情報を含むヘッダーと、スイッチに対する経路指
定情報に続き交換されるべきデータと、ヘッダーの開始
の指示及びとデータの終りの指示を提供する追加情報と
を含み、スイッチか、クロスポイン）・・ノードのｍ列
ｎ行のマトリックスを具備し、各クロスポイント・ノー
ドか、チャネル接続を確立するためにそれぞれの入力ポ
ートとそれぞれの出力ポートとの間で結合され、そして
入りチャネルにおけるヘッダーの開始の指示に応答し、
かつ経路指定情報に依存し、それぞれの入力ポートの入
りチャネルとそれぞれの出力ポートの出チャネルとの間
の接続を確立する手段と、データの終了の指示に応答し
て接続を終わらせる手段とを具備するスイッチを提供す
る。

好ましくは、各行（ｒｏｌｌ）において複数のクロスポ
イント・ノードがあり、各列（ｃｏｌｕｍｎ）のクロス
ポイント・ノードは、複数の出力ポートのそれぞれ１つ
にに結合され、そして該経路指定情報は、接続が確立さ
れるべき出力ポートに対する出力ポート番号を具備し、
各クロスポイント・ノードは、該経路指定情報における
出力ポート番号に依存してそれぞれの出力ポートの出チ
ャネルに対する接続を確立するために、クロスポイント
・ノードを作動する（ａｃｔｉｖａｔｅ）ためのそれぞ
れの入力ポートにおける入りチャネルのためのヘッダー
の開始の指示に応答する作動手段を具備する。

好ましくは、各列に複数のクロスポイント・ノードがあ
り、列の各クロスポイント・ノードは、それぞれの出力
ポートの同一出チャネルへの接続を確立するために複数
の入力チャネルの中で競合を解決する手段を含む。

競合を解決する手段は、各出力ポートに対して、出力ポ
ートにおける各出チャネルが自由であるか否かの指示を
記憶する記憶手段を含み、この場合各クロスポイント・
ノードは、好ましくは、例えばマトリックスにおけるそ
の位置によって決定される、競合を解決するためのあら
かじめ決められた優先度を有し、かつ出力ポートにおけ
る各出チャネルが自由であるか否かの指示に応答する作
動手段を含み、各クロスポイント・ノードは、競合を解
決するためにあらかじめ決められた優先度を有し、かつ
出チャネルが該記憶手段における指示によって自由であ
ると指示されるならば、出チャネルへの接続を確立する
ための要求信号を生成するために、それぞれの入力ポー
トにおける入りチャネルに対するヘッダーの開始の指示
に応答し、かつ出チャネルが自由でないことを指示する
ための要求信号に応答して、該指示を変更する作動手段
と、要求信号に応答して、低優先度を有する同一列にお
けるクロスポイント・ノードに対する要求取り消し信号
を生成する手段と、高い優先度を有する同一列における
クロスポイント・ノードからの要求取り消し信号に応答
して要求信号を取り消す手段と、取り消されない要求信
号に応答して出チャネルに対する入りチャネルの接続を
確立する手段とを含む。

記憶手段は、それぞれの列のクロスポイント・ノードと
は別個に各出力ポートに対して提供され、又は列のクロ
スポイント・ノードの間に分散される。二とができる。

あるいはまた、競合を解決するための手段は、クロスポ
イント・ノードの各列のためのトークン・リング手段を
具備し、各トークン・リング手段は、列における各クロ
スポイント・ノードに対し、それぞれの出力ポートの各
出チャネルに対しトークンを順次に供給するように配置
されており、各トークンは、それぞれの出チャネルが自
由であるか否かの指示を提供する。

この場合、好ましくは、列における各クロスポイン１−
・ノートは、クロスポイント・ノードからの出力データ
として、クロスポイント・ノードを経て確立される接続
のために、それぞれの人カポ−１−の入りチャネルから
のデータが、又は同一列における先行するクロスポイン
ト・ノードから出力されるデータのどちらかを選択的に
供給する手段を含む。これは、各クロスポイント・ノー
ドが同一列における直前と直後のクロスポイント・ノー
ドにのみ接続され、そして列の最後のクロスポイント・
ノードのみがそれぞれの出力ポートに接続されるように
、各列のクロスポイント・ノード間の相互接続をかなり
容易にする。相互接続は、各出力ポートの各出チャネル
に対するｌ−−クンか、クロスポイント・ノード間で別
個に結合される必要がない該追加情報を構成することが
できるという点においてさらに高められる。

各出力ポートに対する列のデータ・バスが列における隣
接クロスポイント・ノードの収縮（５ｙｓｔｏ！ｉｃ）
相互接続によって避けられるこの配置は、また、マトリ
ックスの各行における隣接クロスボインド・ノードの収
縮相互接続を提供するために拡張されることができ、こ
れにより完全収縮（ｆｕＩｆ　５ｙｓｔｏｌｉｃ）マト
リックスが提供され、そして同一列と行においてクロス
ポイント・ノードのすべてを結合する列及び行データ・
バスの双方は、それぞれ、不要とされ、各クロスポイン
ト・ノードは、高々４つの他のクロスポイント・ノード
に対し、即ち同−行又は列において直接隣接するクロス
ポイント・ノードに対し、入力及び出力テ′−タ接続を
有する。

実施例 発明を添付図面を参照して以下に説明する。

以下に記載の本発明の実施態様において、データ・トラ
フィックは、データ・トラフィック・ヘッダーに含めら
れる経路指定（ｒｏｕｔｉｎｇ）情報に依存し、従って
データ・トラフィック自身の一部分として交換＜ｓｕ＋
１ｔｃｈ）マトリックスにより交換（Ｓｔｕｉｔ、ｃｈ
）される。ヘッダーは、交換（Ｓｔｕｉｔ、ｃｈｉｎｇ
）プロセスにおいてデータ・トラフィックから取り除か
れ、これにより連続する複数の交換マトリックスにより
データ・コールを経路指定するための経路指定情報を各
々が含む複数のヘッダーか、データ・トラフィックの開
始において連続的に提供されることができ、各ヘッダー
はそれぞれの交換マトリックスにおいて交換プロセスに
おいて取り除かれる。

データ・コール、そして詳細にはへラダーの開始の発生
を識別するために、少なくとも１つの追加ラインか、デ
ータに関連ずけられており、そしてここでは使用中ライ
ン（ｂｕＳｙｌ　１ｎＣ）と呼ばれる。簡単な形式にお
いて、使用中ラインは、データ・トラフィックがない時
にＯピッ１〜を保持し、そして関連データ・ラインにお
いてデータ・トラフィックのある時に１ビットを保持す
る。こうして、この場合、使用中ラインは、データ・コ
ール・ヘッダーの開始において２進数の１となり、デー
タ・コールの全持続時間の間２進数の１のままであり、
そしてデータ・コールの終りにおいて２進数のＯになる
。データは、音声チャネル信号、通信トラフィック、及
び交換ネットワークと制御情報のような任意情報を含む
ことがあり、そして例えば、短メツセージ又は制御情報
に対するミリ秒から専用３ｆｆｌ信路に対する週、月、
年に渡る任意の持続時間を有することがある。

第１図は、上記の如きデータ・コールのフォーマットを
示し、第１図の上のブロックは、入力側において交換マ
トリックスに入る使用中ラインのデータ・バイトと対応
状態を表し、そして下のブロックは、出力側において交
換マトリックスを出る対応情報を表し、各場合において
水平方向において時間の関数となる。

第１図に示された如く、特定入力ポートにおける特定チ
ャネルにおいて、交換マトリックスに入る交換されるべ
きデータ・コールは、使用中ラインの０状態と任意のデ
ータ情報によって先行される。データ・コールの開始に
おけるスイッチの入力ポートの時間ｔ］において、使用
中ラインは、１状態に変わり、そしてデータ情報は交換
マトリックスの出力ポート番号を表す。これに、出力ポ
ートにおけるチャネル番号を表ずデータ・バイトが続き
、これによりこれらの２つのデータ・バイｌ−は一緒に
出力チャネルとポート、従って続くデータが予定されて
いるスイッチによる経路を識別する経路指定情報のへラ
ダーを構成する。

ヘッダーは、時間ｔ２で始まり、コール・データが続き
、そしてコール・データは、」１記のヘッダーと、この
データ・コールが発した（そして二方向接続のネットワ
ークにより２つの独立なパスを確立するために交換ネッ
トワークによる伝送の反対方向にデータ・コールを同様
な方法により確立するために結局使用される）”ソース
を識別するソース情報と、特定目的のために望肱れる他
の制御信号又は情報並びに、通信されるべき実データと
を含む。これは、第１図におけるコール・データとして
表され、そしてすでに示された如く、情報の交換に関す
る限り、任意の持続時間と内容を有する。

コール・データの終りの時間上３において、時間ｔ２か
ら時間ｔ３のコールの全持続時間の間］のままであった
使用中ラインは０状態に戻る。第１図の下のブロックに
示された如く、時間ｔ２と時間１７３との間のコール・
データのみか、出力チャネルとポートへの交換マトリッ
クスにより交換され、そして出（ｏｕｔ４ｏｉｎｇ）使
用中ラインは、時間ｔ１の代わりに、時間ｔ２において
、Ｏ状態から１状態を採用する。言い換えれば、特定の
交換７トリツクスに対する経路指定情報を含むヘッダー
は、除去又は取り除かれ、そして使用中ラインの状態に
おける０から１への変化は、時間ｔ１から時間ｔ２への
このヘッダーの持続時間だけ交換７トリツクスのデータ
の通過に相応して遅延される。

交換ネットワーク（ｓＩＩｌｉｔｃｈｉＢ　ｎｅｔｗｏ
ｒｋ）における任意の点でのコールの持続時間を指示す
るために、使用中ラインの単純状態を使用するデータ・
コールの上記の実施例は、本発明の実施態様を説明する
際に、明確さ及び単純さのために使用されているか、こ
れの多数の変形と適合が可能であり、そして例えばエラ
ー検出及び修正のために望ましいと理解されるべきであ
る。例えば、使用中ラインにおける情報は、多くの情報
を伝えるか又はニー２８＝ ラー保護の目的のために時分割多重化され、及び／又は
それは２ライン以」−で提供され、及び／又はそれはデ
ータ・ビットに対するパリティ又はＣＲＣ情報を含み、
及び／又はそれは冗長伝送ビットを含むことができる。

さらに、ヘッダー情報は、種々の数のデータ・バイトを
含むことかでき、そしてヘッダーと他の情報の発生は、
フラッグとして作用する先行のデータ・バイＩ・によっ
て示されることができる。多数の他の技術か、データ・
バイトの内容を指示又は表示するために使用され、そし
てヘッダー情報がデータ・パスに識別可能に含まれるこ
とは交換マトリックスの動作にとって必要である。

金弟２図を参照すると、複数の入力ポートの任意のもの
からのＮ個のデータ・チャネルの任意のものを、複数の
出力ポートの任意のポートにおける任意の出力チャネル
に結合するために、クロスポイント・ノード１０の配列
を含む交換マトリックスが例示されている。便利さと明
確性のために、３つの入力ポート■１乃至■３と３つの
出力ポート０１乃至０３のみが第２図において例示され
ており、結局各々が入力及び出力ポートのそれぞれの組
み合わせに接続されるクロスポイント・ノード１０の３
ｘ３の配列となる。各入力又は出カポ−１−は、」１記
の対応する信号を保持するために並列データ及び使用中
ラインを含む。

各出力ポート０１から０３に関連して、それぞれの出力
ポート・コントローラ１２があり、これはそれぞれの出
力ポートに結合される他に、それぞれ［ブック（ｂｏｏ
ｋ　）　Ｊ又は［ブック・ライン（ｂｏｏｋｅｄ　　１
ｉｎｅ）」と呼ばれるライン１４と１６を経て、同一列
におけるクロスポイント・ノード１゜のすべてに、即ち
この同一出力ポートに、結合される。さらに、連続クロ
スポイント・ノードは、以下の説明から明らかになる如
く、連続するノードによりヂエインされる取り消しく　
ｃａｎｃｅｌ　）ライン１８を経て一緒に接続される。

第３図は、第２図の交換マトリックスの１つのクロスポ
イント・ノード１０を例示し、それぞれの入力ポートの
入り（ｉｎｃｏｍｉＢ＞使用中ライン２０と並列データ
・ライン２２、それぞれの出力ポートの出仕用中ライン
２４と並列データ・ライン２６、ブック及びブック・ラ
イン１４と１６、そしてそれぞれ同一列（ｃｏｌｕｍｎ
）において先行するクロスポイント・ノードから入りか
つ後続のクロスポイント・ノードへと出る入力ポート１
８′と出カポ−１−１８″を有する取り消しライン１８
を別個に示している。クロスポイント・ノードは、配列
において、クロスポイン）・・ノードの位置を表し、か
つそれぞれ出力ポート及び入力ポート番号に対応する列
及び行番号と、フレーム及びクロック・タイミング信号
とを供給される。

クロスポイント・ノードは、ライン２０と２２に結合さ
れたデータ入力、及びライン２４と２６に結合されたデ
ータ出力を有するデータ・メモリ２８と、その内容がデ
ータ・メモリ２８に対する読み出しアドレスを構成し、
かつセレクタ３２を経てシフト・レジスタ３０により選
択的に循環されるシフト・レジスタ３０によって構成さ
れた接続メモリと、アドレスをセレクタ３２に供給する
ための接続要求メモリ（ｃｏｎｎｅｃｔｉｏｎ　ｒｅｑ
ｕｅｓｔ　ｍｅｍｏｒｙ）３４と、アドレスを接続要求
メモリ３４に供給するためのチャネル・カウンタ３６と
；入力ポート・ライン２０と２２におけるデータ・コー
ルの開始を認識するためのノード及びチャネル・アクテ
ィベータ（ｎｅｔ、１ｖａｔｏｒ）　３８と；要求フラ
ッグ・メモリ４０と、要求仲裁（ｒｅｑｕｅｓｔ　ａｒ
ｂｉｔｒａｔｉｏｎ）　４２と、出力イネーブル・コン
トローラ４４を含み、その機能は以下の説明から明らか
となるであろう。

第３図のクロスポイント・ノードの動作は、それぞれユ
ニット３８．４２、及び４４を例示している第４図乃至
第６図、そして第２図に示されている出力ポート・コン
トローラ１２を例示している第７図をさらに参照して以
下に説明する。第４図に示された如く、ノード及びチャ
ネル・アクティベータ３８は、比較器４６と、１゜つの
反転及び２つの非反転入力を有するＡＮＤゲート４８と
、２つのＮビット・シフト・レジスタ５０と５２を含み
、この場合Ｎは各入力ポートにおける各フレムの時分割
多重データ・チャネルの数である。第５図に示された如
く、要求仲裁は、各々が１つの反転及び１つの非反転入
力を有するＡ、　Ｎ　Ｄゲート５４と５６と、ＯＲ，ゲ
ート５８と、Ｎビット・シフト・レジスタ６０と、（Ｎ
−Ｋ）ビット・シフト・レジスタ６２と、１ビツト・レ
ジスタ６４とを含み、この場合にはクロスポイント・ノ
ードの行又は入力ポート番号である。第６図と第７図に
示された如く、出力イネーブル・コントローラ４４と出
力ポート・コントローラ１２の各々は、Ｎビット・シフ
）・・レジスタと、２人力ＡＮＤゲートと、２人力ＯＲ
ゲートを含み、それぞれ番号６６．６８、及び７０（第
６図）又は番号７２．７４、及び７６（第７図）で参照
符号が付されており、この場合各出力ポートにおける各
フレームにはまたＮチャネルがあると仮定される。

第１図に示された如く、入力ポートのチャネルにおける
データ・コールの開始において、使用中ラインは、チャ
ネルの連続バイトに対し、従って入力ポートにおける連
続フレームにおいて、０から１に移る。使用中ラインに
おけるこの初期の１状態は、データ・ラインにおいて、
データが交換されなければならないクロスポイント・ノ
ードの列番号に対応する希望のスイッチ出力ポート番号
に伴なわれる。関連入力ポートに連絡されるこの列にお
けるクロスポイント・ノード］０のノード及びチャネル
・アクティベータ３８において、比較器４６は、データ
・ライン２２からのデータを列番号と比較し、そしてラ
イン７８において一致信号（ｍａｔｃｈ　　ｓｉｇｎａ
ｌ）を生成するために同一性（１ｄｅｎｔ、ｉｔｙ　）
を検出する。この信号は、ライン２０からの現在使用中
ライン信号により、そしてデータ・コールの開始におい
てのみ、ライン８ｏにおけるアクティブ信号を生成する
ために、シフト・レジスタ５０において１フレームたり
遅延されている前のフレームの反転使用中ライン信号に
より、ゲート４８によってゲートされる。このアクティ
ブ信号は、ライン８２において、データ・コールの第２
ヘツダー・バイトと一致する書き込みイネーブル信号を
生成するために、シフト・レジスタにおいて１フレーム
だけ遅延される。同時に、すでに述べたクロック及びフ
レーム信号によって同期化されるチャネル・カウンタ３
６か、バス８４において、データ・コールが存在する入
力チャネル番号を生成する。これは、接続要求メモリ３
４に対しデータとして、そしてデータ・メモリ２８に対
し書き込みアドレスとして供給され、それに応答してラ
イン２０と２２におけるデータ及び使用中信号はこのデ
ータ・メモリ２８に記憶される。

ライン８２における書き込みイネーブル信号に応答して
、バス８４における入力チャネル番号か、データ・ライ
ン２２から書き込みアドレスとして供給される希望の出
力チャネル番号によって構成されるアドレスにおいて接
続要求メモリ３／ｌに記憶される。要求フラッグ・メモ
リ４０に対して同様の方法で供給される対応するアドレ
スにおいて、１ピツＩ・か、それぞれの出力チャネルに
対する要求フラッグとして記憶される。チャネル・カウ
ンタ３６はまた、バス８６において出力チャネル番号を
生成し、出力チャネル番号のすべては入力チャネル番号
と同様の方法で同期的にかつ連続的に生成され、接続要
求メモリ３４と要求フラッグ・メモリ４０に対する読み
出しアドレスとして供給される。結局、バス８６に次に
現れる要求出力チャネルの出力チャネル番号に応答して
、フラッグか、メモリ４０から読み出され、そしてライ
ン８８を経て要求仲裁４２への要求信号として供給され
１、メモリ４０におけるフラッグはクリアされ、そして
要求入力チャネル番号がバス９０を経て接続要求メモリ
３４からセレクタ３２に供給される。

それぞれの出カポ−１−（交換７トリツクスの列）の出
力ポート・コントローラ１２において、１又はＯビット
か、チャネルが使用中（又は以下で記載されるようにブ
ックされている）が、又は利用可能であるかに依存して
、各出力チャネルに対して、ブツキング・レコード・シ
フト・レジスタを構成するシフｌ〜・レジスタ７６に記
憶される。シフト・レジスタ７６の出力は、ライン１６
においてブックされる信号を楕成し、そしてライン２４
における出使用中信号とゲートされるべきＡＮＤゲート
７２にフィードバックされ、これにより使用中のままの
出力チャネルはブツキング・レコード・シフト・レジス
タ７６において１ビツトを保持する。ＡＮＤゲート７２
の出力は、シフト・レジスタ７６の入力に供給される前
にライン１４におけるブックされる信号とＯＲゲート７
４においてゲートされる。こうして、任意の出力チャネ
ルに対して、ライン１４におけるブック信号は、ブツキ
ング・レコード・シフト・レジスタ７６において１ビツ
トをセットし、そして０の使用中ビットは、データ・コ
ールの終り時にシフト・レジスタ７６においてこの１ビ
ツトをクリアする。

要求される出力チャネルが利用可能であれば、ライン１
６においてブックされる信号は、０であり、その結果、
セレクタ３２によりバス９０から接続メモリ・シフト・
レジスタ３ｏに要求入力チャネルを供給せしめ、かつ要
求仲裁４２（第５図）におけるゲート５４がライン１４
におけるブック信号を生成するために、ライン８８にお
ける要求信号を送ることができ、これにより出方チャネ
ルはシフト・レジスタ７６においてブックされていたと
き識別される。

要求仲裁４２は、同一出力チャネルに対する同一列にお
いて異なるクロスポイント・ノード１０の間の競合を解
決する。このために、要求仲裁４２におけるシフト・レ
ジスタ６０と６２は、−緒にＮピッ）〜・シフト・レジ
スタを構成し、１フレーム遅延を提供し、そしてこれは
ライン１８′において入り取り消し信号のない時のみ、
ライン１４におけるゲート５４によって生成される信号
ブックに応答して、ライン９２において信号認可（ｓｉ
Ｈｎａｌ　ｇｒａｎｔ、）を生成する。シフト・レジス
タ６０と６２は、Ｋ番目のビット位置において分割され
る、この場合には第３図に示された如くリフニスＩ・ア
ービトレイタ４２に供給される関連クロスポインＩ〜・
ノードの行番号であり、またこの場合、このシフト・レ
ジスタを通って伝搬する信号ブックは、小行番号（従っ
て高い優先度）を有するクロスポイント・ノードからの
取り消し信号のある時にゲーｌ〜５６によって阻止され
る。ライン１８′においてそのような入り取り消し信号
のない時には、信号認可は、１フレームの全遅延の後に
ライン９２において生成され、従ってヘッダーに続くデ
ータ・コールの第１バイトに一致する。

高い行番号（従って低い優先度）のクロスポイント・ノ
ードに対するライン１８″における出取り消し信号は、
ライン１８′における入り取り消し信号が、又はシフト
・レジスタ６ｏを通り伝搬される信号ブックのどちらか
に応答するＯＲゲート５８の出力から、クロスポイント
・ノードの隣接行の間のタイミング差を補償する１ビツ
ト・レジスタ６４の出力において生成される。

上記の方法において、同−又は異なる入力ポートにおけ
る複数の入力チャネルによって同時に要求される出力チ
ャネルは、唯一の入力チャネルに割り当てられる。要求
される出力チャネルに対して、要求している入力チャネ
ル番号は、ライン１６においてブックされる信号が論理
１であるから、セレクタ３２を経て、接続メモリ・シフ
１〜・レジスタ３０を通り循環され、そｉ〜で信号認可
か、デ一タ・コールの第１非ヘツダー（ｎｏｎ−ｈｅａ
ｄｅｒ　）　・バイト中にライン９２に生成される。信
号認可は、ライン９４においてデータ・メモリ２８に対
する出力イネーブル信号を生成するために出力イネーブ
ル・コントローラ４４（第６図）においてＯＲゲート６
８によって送られる。出力イネーブル信号のない時、論
理０か、第１図の下ブロックにおいて示された如く、デ
ータ・メモリ２５から使用中ライン及びデータ・ライン
２４と２６に供給される。出力イネーブル信号のない時
、データ・メモリ２８に記憶された使用中信号及びデー
タ信号は、接続メモリ・シフト・レジスタ３ｏから供給
される入力チャネル番号によって構成された読み出しア
ドレスにおいてメモリから読み出され、これによりデー
タ・コールは、第１図に示された方法で、ヘッダーが取
り除がれて、クロスポイント・ノードを通り、従って交
換マトリックスを通り交換される。

出力イネーブル・コントローラ４４において、ライン９
４における出力イネーブル信号は、ライ＝４０− ン１６においてブックされる信号がＡＮＤゲート６６を
イネーブルし続ける限り、ＡＮＤゲート６６とＯＲゲー
ト６８を経て、Ｎビット又は１フレーム遅延を提供する
シフト・レジスタ７ｏを通り循環される。すでに記載さ
れた如く、データ・コールの終りに、ライン２４におけ
る使用中信号は、０になり、これによりライン１６にお
いてブックされる信号もまた、ゲート６６を■にし、が
っライン９４における出力イネーブル信号を終了させる
ためにＯになり、これにより論理０は、再び、出使用中
ライン及びデータ・ライン２４と２６に供給される。

第８図は、クロスノード１０のその他の形式を例示して
おり、この場合には第３図の接続要求メモリ３４、セレ
クタ３２、及び接続メモリ・シフト・レジスタ３０は、
接続メモリ９６と接続フラッグ・メモリ９８によって置
き換えられており、クロスポイント・ノードの残りは、
上記の如くである。

第８図のクロスポイント・ノードにおいて、各それぞれ
の出力チャネルが入力チャネルに接続されているかどう
かを信号が表わすライン９４上の出力イネーブル信号は
、メモリ９８におけるそれぞれの出力チャネルに対する
結合フラッグとして記憶され、バス８６における出力チ
ャネル番号に対応するアドレスにおいてその中に書き込
まれる。

ライン２２におけるデータは、出力が結合メモリ０６に
対する別の書き込みイネーブル入力を構成する接続フラ
ッグ・メモリに対する読み出しアドレスとして使用され
る。第２へラダー・バイトにおいて要求される出力チャ
ネルか、接続フラッグ・メモリ９８によって指示された
如く接続されてぃなけれは、ライン８２における書き込
みイネーブル化すに応答して、バス８４における要求入
力チャネル番号は、データ・ライン２２から供給され、
かつ要求出力チャネル番号に対応する書き込みアドレス
において接続メモリ９６に直接記憶される。

接続メモリからの読み出しは、バス８６を経て、チャネ
ル・カウンタ３６から供給される出力チャネル番号アド
レスから行われる。

第９図乃至第１１図は、出力ポート・コントローラ］２
が不要にされ、がっ出力イネーブル・コントローラ４４
が変更コントローラ１００によって置き換えられる交換
マトリックス及びクロスポイント・ノードの更に他の変
更を例示している。

この変更はまた、２つのライン（ブックとブックされた
）１４と１６を信号ブツキング・ライン１０２によって
置き換え、これによりクロスポイント・ノード間の相互
接続を減少する。

第１０図を参照すると、出力イネーブル・コントローラ
からの出力イネーブル信号か、データ・メモリ２８と接
続フラッグ・メモリ９８だけでなく、またブツキング・
ライン１０２に供給され、従ってぞれがブックされた信
号を構成する要求仲裁４２に供給される。要求仲裁４２
は、ライン１４における出力信号ブックがもはや要求さ
れないことを除いて、第５図を参照して」１記に説明し
た如くである。第１１図に示された出力イネーブル・コ
ントローラ１００は、今ライン２４における信号使用中
がＡＮＤゲート６６に対するイネーブル信号として使用
され、かつ出力イネーブル信号か、その入力がライン９
２における信号認可とシフト・レジスタ７０の出力によ
り供給される追加ＯＲゲート１０４から取られるという
ことを除いて、それがゲート６６と６８、及びシフト・
レジスタ７０を含むという点において、第６図における
コント１コーラ４４に類似している。

この変更配置において、各クロスポイント・ノード１０
における出力イネーブル・コントローラ１００は、それ
ぞれの出力ポートの各出力チャネルの使用中又は利用可
能状態の指示を監視し、かつ提供する。出力イネーブル
信号は、前の如く、ライン９２における信号認可に応答
して生成され、そしてライン２４における使用中信号が
Ａ　Ｎ　Ｉ）ゲ−Ｉ−６６をイネーブルし続ける間、シ
フト・レジスタ７０を経て維持される。

第９図乃至第１１図を参照して上記に説明した変更は、
交換マトリックスのクロスポイント・ノードの中に提供
されなければならない相互接続の数をできる限り減少さ
せるなめに、交換マＩ・リックス・サイズが増大するに
伴い益々重要となる実際的必要性のために望ましい。さ
らに、できる限り短くかつ直接に提供されなければなら
ないこれ等の相互接続を作ることは望ましい。このため
の段階として、交換マトリックスは、第１２図乃至第１
４図を参照して以下に説明されている如くさらに変更さ
れる。

第１２図において、交換マトリックスのクロスポイント
・ノード１０６は、第９図における如く、アレイに配置
されるか、しかし今取り消しライン１８とブツキング・
ライン］０２か、トークン・リング（ｔｏｋｅｎ　ｒｉ
ｎｇ）　１０８によって置き換えられる。第１３図は、
以下に記載される如く、第１０図のノード１０のそれら
を除いて、同様のブロックと同様の相互接続を含むクロ
スポイント・ノード１０６を例示している。特に、ノー
ド１．０６は、要求フラッグ・メモリ４０か、」１記の
如く、接続メモリ９６に対する如く別の書き込みイネー
ブル入力を含むことを除いて、第１０図のノードにおけ
ると同様の方法で相互接続されるデータ・メモリ２８、
ノードとチャネル・アクティベータ３８、チャネル・カ
ウンタ３６、及び接続メモリ９６を含む。さらに、ノー
ド１０６は、第６図のブックされた信号か、ライン１１
０において請求（ｃｌａｉｍ）される信号によって置き
換えられるということを除いて、第６図と同様である出
力イネーブル・コントローラ４４と、第１４図に例示さ
れている要求仲裁１］２の変更形式とを含む。

トークン・リング１０８は、各出力チャネルの１ビット
信号を保持し、その信号はチャネルに対するｌ・−クン
（ｔｏｋｅｎ　）と呼ばれる。任意の列における各クロ
スポイント・ノード１０６は、一度に出力ポートにおい
て１つのそれぞれの出力チャネルに対するトークンを処
理し、トークンはリング１０８の回りのノードからノー
ドに連続的に送られる。このため、クロスポイント・ノ
ード１０６の入力ポート又は行（ｒｏｕ＋　）と少なく
とも同数の出力ポート当たりの出力チャネル、従ってト
ークン・リング１０８におけるトークンがなければなら
ないということになる。本発明のこの実施態様において
、各トークンは、それぞれの出力チャネルが使用中なら
ば論理１であり、そしてそれぞれの出力チャネルが利用
可能であれば、論理０である。

第１４図を参照すると、要求仲裁１１２は、各々かにビ
ットの第１部分１１４′と１１６′、及びＮ−にビット
の第２部分１１／１”と１１６”に分割される２つのＮ
ビット・シフト・レジスタを含み、この場合には、交換
マトリックスにおけるクロスポイント・ノード１０６の
行番号であり、そしてゲート１１８．１２０．１２２、
及び］２４．１ビツト・レジスタ１２６、及びセレクタ
１２８を含む。第５図の要求仲裁４２の動作と同様の方
法で、ライン８８における入り信号要求は、トークン・
リング１０８における入りトークンの論理状態によって
表される如く、出力チャネルが利用可能ならば、ライン
９２における信号認可を生成するために、シフト・レジ
スタ１１４′と１１４″により伝搬される。入リドーク
ンが論理］〈出力チャネル接続）又は信号要求があるな
らば、ゲート１−２０は、ＡＮＤゲート１２４に供給さ
れる論理１出力を生成する。ゲート１２２は、出力イネ
ーブル信号が１である間、使用中信号が０になるデータ
・コールの終了時にのみ、論理０出力を生成し、そして
この出力は、それぞれの出力チャネルに対して適切なタ
イミングでゲート１２４を制御するために、シフト・レ
ジスタ１１６′により伝搬される。ゲート１２４の出力
は、出力チャネルが自由でありかつ要求がなければ、又
はデータ・コールが終了したばかりならば、０であり、
そうでなければ論理１である。こうして、出力は、関連
する出力チャネルに対して出トークンを構成し、クロス
ポイント・ノードの行の間の適切なタイミングを保証す
るために提供された１ピツ■・・レジスタ１２６と、信
号遅延の制御下のセレクタ１２８を経て、１〜−クン・
リング１０８を送られる。ライン］１０において要求さ
れる信号は、シフト・レジスタ１１６′と１１６″によ
り１フレームの全遅延を提供するために、シフト・レジ
スタ・ポート１１６″において、ゲート１２４の出力を
遅延させることによって生成される。

信号遅延は、常態で、レジスタ１．２６の出力をトーク
ン・リング１０８に結合するセレクタ］２８を制御する
ために、論理０である。出力ポート当たりの出力チャネ
ルがあれば、クロスポイント・ノードの行があり、そし
て各列における最後のクロスポイント・ノードに対して
、信号遅延は論理１にされ、これにより出トークンは、
シフト・レジスタ１１６″の出力から供給され、各トー
クンは、トークン・リング１０８の回りを通過する際に
、出力チャネルのちょうど１フレームだけ遅延される。

上記の如く、トークン・リングを使用する利点は、第１
５図乃至第１７図において例示された本発明の実施態様
において高められる。第１５図に示された如く、この交
換マトリックスにおいて、クロスポイント・ノード１３
０は、列における各ノード１３０からのデータ出力か、
第２図乃至第１４図の実施態様における如く、列におけ
るすべてのノードに共通なデータ・バスに対するよりも
むしろ、同一列における次のノードに供給されるという
点において、各列において収縮して配置される。これは
、クロスポイント・ノードの間の相互接続の実際の準備
をかなり単純化する。ここでは簡単化のためにさらに説
明しないか、同じ原理は、データ・バスか、アレイにお
いて、水平及び垂直に隣接するクロスポイント・ノード
の間にのみ延びる完全収縮（５ｙｓｔｏｌ　ｉｃ　）交
換マトリックスを提供する入力ポートに対して、各行に
おけるクロスポイント・ノードに適用される。クロスポ
イント・ノードの間の収縮相互接続は、第２図、第９図
、及び第１２図の交換マトリックスと同様の方法で適用
される。

さらに、第１５図において、クロスポイント・ノード内
の更に他の相互接続は除去され、トークン・リング］０
８がまたノード間の使用中信号の結合を構成する。

第１６図は、クロスノード１３０を例示しており、これ
は出力イネーブル・コンＩ・ローラ４４と要求仲裁１１
２か、結合コントローラ１３２とデータ・セレクタとし
ても作用するデータ・レジスタ１３４によって置き換え
られ、そしてチャネル・カウンタ３６か、その行番号が
出力チャネル・カウントをオフセットするために使用さ
れるクロスポイント・ノードの行番号を供給されること
を除いて、第１３図のクロスポイント・ノード１０６の
形式に一般に対応しておりこれにより任意の瞬間にバス
８６においてチャネル・カウンタ３６によって生成され
る出力チャネル番号は、交換マトリックスの各列におい
て異なるクロスポイント・ノードに対し、連続的に異な
る。

クロスポイント・ノード１３０において、ライン１３６
において接続コントローラによって生成される出力セレ
クト信号は、接続フラッグ・メモリ９８に対するデータ
入力を構成し、そしてセレクト入力を経てデータ・レジ
スタ１３４を制御する。出力セレクト信号が論理Ｏであ
れば、データレジスタ３］４は同じ列において先行する
クロスポイント・ノードからデータ・バス１．４０を経
て、受信するデータを記憶し、かつデータ・バス１３＝
５１− ８を経て、同じ列の次のクロスポイント・ノードに供給
する。逆に、ライン１３６における出力セレクト信号が
論理１である時、このクロスポイント・ノードを経て行
われる接続を表わし、データ・レジスタ１３４は、デー
タ出力バス１４２を経て、データ・メモリ２８から読み
出されるデータを記憶し、かつデータ・バス１３８に供
給する。こうして、データ・レジスタ１３４の準備は、
クロスポイント・ノードによる接続が行われる時、デー
タはデータ・メモリ２８から出力データ・バス１３８に
供給されるなめに、データ・メモリ２８に対する出力イ
ネーブル制御信号の必要性を除去する。

データ・メモリ２８にまた記憶される入りライン２０か
らの使用中信号は、それからデータを読み出され、そし
て第１７図に例示されている接続コントローラ１３２の
使用中入力にライン１４４を経て供給される。コントロ
ーラ１３２は、２つのＮビット・シフト・レジスタ１４
６と１４８、ＯＲ，ゲート１５０．１５２と１５４、Ａ
ＮＤゲート１５６．１５８．１６０と１６２、及び１ビ
ツト・レジスタ１６４を含む。

バス８６にチャネル・カウンタ３６によって生成される
オフセット出力チャネル・カウントの結果として、交換
マトリックスの各列において、各出力チャネルに対する
トークン・リング１０８におけるトークンは、出力チャ
ネル番号がバス８６に現れる時に、各クロスポイント・
ノードに到達する。トークンか、出力チャネルがすでに
使用中であることを指示する論理１であれば、接続コン
トローラ１３２（第１７図）において、この出力チャネ
ルに対するライン８８における任意の要求は、ゲート１
５６を経て阻止され、そしてゲート１５８と１５２を経
て、ライン１３６における出力セレクト信号は、上記の
如く、データ・レジスタ１３４を制御するために、論理
０で生成され、これによりデータは、バス１４０からバ
ス１３８に結合される。ゲート１５２からの出力セレク
ト信号はまた、ゲート１６０を阻止し、がっゲート１６
２をイネーブルし、これにより入りトークンは、トーク
ン・リング１．０８において出トークン（論理１〉を構
成するために、ゲート１　５０．１６２と１５４、及び
１ビツト・レジスタ１６４を経て結合される。

入りトークンか、それぞれの出力チャネルが利用可能で
あることを指示する論理０であれば、ゲート１５６は、
チャネルに対するライン８５における任意の要求信号を
シフト・レジスタ１４６に伝えるためにイネーブルされ
る。１フレームの遅延の後、シフト・レジスタ１４６は
、この時自由出力チャネルに対して、０の入リドークン
によってなおイネーブルされているゲート１５８、及び
ライン１３６における出力セレクト信号を構成するゲー
ト１５２を経て、要求信号に応答して、論理１を供給し
、それに応答してデータ・レジスタ１３４は、この出力
チャネルに対するデータを、データ・メモリ２８から、
上記の如く、出データバス１３８に供給する。この論理
１は、ゲート１６２を阻止し、そしてデータ・コールに
対する使用中信号か、ゲート１　６０をイネーブルする
ために論理１である限り、ゲート１６０．１フレーム遅
延を提供するシフト・レジスタ１４８、及びゲート１５
２を経て、それ自身を維持し、そしてまたゲート１５４
と１ビツト・レジスタ１６４を経て、出力チャネルが使
用中であることを指示する論理１により、トークン・リ
ング１０８において出トークンを生成する。データ・コ
ールの終了時に、ライン１４４における使用中信号は０
になり、出トークンを出力チャネルが自由であることを
指示する０にし、そしてシフト・レジスタ１４８による
１フレームの遅延の後、ライン１３６における出力セレ
クト信号を再び０にする。

トークンの状態と使用中信号とり間の通信は、上記から
明らかであり、これによりすでに述べた如く、使用中信
号は、各クロスポイント・ノード１３０の出力において
トークン・リング信号によって構成できる。

第１７図には示されないか、第１４図を参照して説明さ
れた如く、出トークンは、第１６図に示された如く、接
続コントローラ１３２に供給され＝５５− る遅延信号の制御下において、ポート当たりの所カチャ
ネル数よりもクロスポイント・ノードの行数が少なけれ
ば、各列の最後のクロスポイント・ノードにおいて、１
ビツト・レジスタ１６４ではなく、（Ｎ−Ｋ）ビット・
シフト・レジスタにおいて遅延される。

第１８図は、使用中ラインか、入力ポートの入りチャネ
ルと特定出力ポートにおける任意の自由出力チャネルの
間の接続を作るために、トークン・リング１０８から分
厚されることを除いて、第１５図に全体的に例示された
如く、交換マトリックスに使用のために、クロスポイン
ト・ノード１７０の変更形式を例示している。言い換え
れば、各接続は、特定の出力ポートにおることが望まれ
るか、その出力ポートにおける任意の出力チャネルにあ
ることができる。特定の出力チャネルは必要がないか、
この場合には、データ・フォーマットは、第２１図に示
された如く減少され、ヘッダーは、所望の出力ポート番
号を表すデータ・コールの開始において単一バイトに減
少される。

第１８図を参照すると、図示したクロスポイント・ノー
ド１７０は、チャネル・カウンタ３６がもはや出力チャ
ネル・カウントを提供しないということを除いて、」−
記の如くデータ・メモリ２８、ノード及びチャネル・ア
クティベータ３８、及びチャネル・カウンタ３６を含み
、そしてそれがまたそれぞれの使用中信号と共にデータ
信号を選択しかつ記憶するということを除いて、第１６
図のレジスタ１３４にほぼ対応するデータ・レジスタ１
７２を含む。ノード１７０はまた、第３図のように配置
された接続メモリ・シフト・レジスタ３０とセレクタ３
２、結合コントローラ１７４、要求キュー・メモリ１７
６、及びキュー・コントローラ１７８を含む。

要求キュー・メモリ１７６は、書き込みアドレスにおい
て、かつキュー・コントローラ１７８によって供給され
る書き込みイネーブル信号の制御の下で、それぞれの出
力ポートの出力チャネルへの接続を要求するそれぞれの
入力ポートの各入力チャネルのバス８４から、入力チャ
ネル・カウント又はアドレスを記憶する。要求キュー・
メモリ１７６からバス］８０へ、及びセレクタ３２を経
て、ライン１８２における接続コントローラ１７４によ
って提供される認可信号の制御の下で、接続メモリ・シ
フト・レジスタ３０への入力チャネル・アドレスの読み
出しは、キュー・コントローラ１７８によって供給され
る読み出しアドレスから行われる。

このため、第１９図に示されたキュー・コントローラ１
７８は、それぞれ、アドレス・バス１８８と１９０にお
ける書き込み及び読み出しアドレスを供給するために、
書き込み及び読み出しポインタ・カウンタ１８４と１８
６とを含む。コントローラ１７８はまた、それぞれ、ラ
イン２００と２０２において非空及び非命（ｎｏｔ　ｆ
ｕｌｌ）信号を生成するために、比較器１９２、セット
／リセット・フリップフロップ１９４、及びＮＡＮＤゲ
ート］９６と１９８を含み、これらの信号は、要求キュ
ー・メモリ１７〔５が満たされる状態を表す。

さらに、コントローラ１７８は、ライン２０４において
要求キュー・メモリ１７６に対し書き込みイネーブル信
号を生成するために、ライン２０２における一ａ全（ｎ
ｏｔ　ｆｕｌｌ）信号と、入力チャネルにおけるデータ
・コールの開始において、上記の如く、ノート及びチャ
ネル・アクティベータ３８によってライン８２において
生成されるチャネル起動信号とに応答するＡ　Ｎ　ｌ）
ゲート２０４と、バス８４における入力チャネル・アド
レスを要求キュー・メモリ１７６からバス１８０に読み
出される現キュー・アドレスとを比較し、かつ一致の場
合に出力信号を生成する比較器２０６と；読み出しポイ
ンタ・カウンタ１８６を増分し、かつフリップフロップ
１９４をリセットする出力信号を生成するために、この
比較器２０６の出力又はライン１８２における認可信号
に応答するＯＲゲート１０８とを含む。書き込みポイン
タ・カウンタ１８４が増分され、そしてフリップフロッ
プ１９４がライン２０４における書き込みイネーブル信
号に応答してセットされ、フリップフロップ１９４の出
力は、比較器１９２の出力が供給されるゲート１９６と
１９８を制御する。

第２０図に示された接続コントローラ１７４は、以下に
説明されている場合を除いて、第１７図の接続コントロ
ーラ１３２に類似している。コントローラ１７４におい
て、入りトークンは、シフト・レジスタ１４６の入力に
直接に供給され、ゲート１５６（第１７図）は不要にさ
れ、そしてライン２００における非空（ｎｏｔ　ｅｍｐ
ｔｙ）信号によって構成される要求信号はゲート１５８
の第３人力に供給される。シフト・レジスタ１４６の出
力は今ゲー１−１．５８の反転入力に供給され、ライン
１８２における認可信号はゲート１５８の出力から取ら
れ、そしてライン１３６における出力セレクト信号は、
第１７図における如くゲート１５２の出力からの代わり
に、シフト・レジス・り１４８の出力から取られる。

要求キュー・メモリが非命（ｎｏｔ　ｆｕｌｌ）である
と仮定すると、入力チャネルにおけるデータ・コールの
開始において、書き込みイネーブル信号がライン２０４
において生成され、入力チャネル番号又はアドレスが要
求キュー・メモリ１７６に記憶され、そして書き込みポ
インタ・カウンタ１８４が増分される。ゲート］９６は
、接続コントローラ１７４への要求信号を構成するライ
ン２００において非空の信号を生成する。２つの連続す
るフレームに対する利用可能出力チャネルを指示するト
ークン・リング１０８に入るＯ　Ｉ−−クンに応答し、
要求信号の応答により、ゲート１５８は、ライン１８２
において認可信号を生成し、そして出トークンを１にセ
ットし、そして１フレームの遅延の後に、論理１として
ライン１３６において出力セレクト信号を生成する。ラ
イン１．８２における認可信号に応答して、要求入力チ
ャネル番号か、要求キュー・メモリ１７６からセレクタ
を経て、結合メモリ・シフト・レジスタ３０に読み出さ
れ、そしてその後この入力チャネルの使用中信号及びデ
ータは、データ・コールの持続時間の間、即ちライン１
４４における使用中信号が論理１にある間、データ・レ
ジスタ１７２により出力される。

ライン１８２における信号認可に応答して、読み出Ｌ７
ポインタ・カウンタ１８６が増分される。

このプロセスは、要求キュー・メモリ１７６が空であり
、かつライン２００における非空信号が０になり、接続
コントローラ１７４への要求を終了するまで、自由な各
出力チャネルに対して他の要求入力チャネルに対して続
く。要求が満足できない場合、例えば、出力チャネルの
すべてが使用中であるならば、１フレームの後、比較器
２０６は、バス８４における入力アドレスと、要求キュ
ー・メモリ１７６において記憶され、かつバス１８０に
おいてキュー・アドレスとして読み出された現型求人カ
チャネルの間の一致を検出し、それに応答ｊ−で読み出
しポインタ・カウンタ１８６か、要求が満足されること
なしに、増分され、その結果関連データ・コールは接続
されない。

以トの説明から、発明は、交換マトリックス又は交換ネ
ッ）・ワークによる信号の交換において多数の利点の提
供を可能にすると理解されるべきである。特に、交換マ
トリックスは、任意の入力チャネルから、出力チャネル
がまだ使用中でなければ任意の指定された出力チャネル
及びポートへ、又は第１８図乃至第２０図の実施態様の
場合には、指定された出力ポートにおける任意の自由出
力チャネルへの非ブロッキング（ｎｏｎ−ｂｌｏｃｋｉ
ｎＦｉ）接続を提供する。接続は、同一出力チャネルに
対する異なる入力チャネルの間の競合の必要な解決を含
み、経路指定情報か提供されると同じ割合で確立され、
これによりデータは失なわれず、かつ非常に短いメツセ
ージさえも効率良く交換される。その結果、結合経路指
定情報は各データ・コールに対するヘッダーとして含め
られ、これにより制御メツセージは、データ・トラフィ
ックと同じように取り扱われ、ぞして接続制御バスは必
要とされない。クロスポイント・ノードの間でできる限
り少ない相互接続を使用する競合解決のこの方法は、ク
ロスポイント・ノードの相互接続、及び各クロスポイン
ト・ノードを構成するために都合良く使用されるＶＬ、
ＳＴ（超高密度集積回路）装置のビン配置の複雑さを減
らす。後者の点において、クロスポイント・ノードの間
の情報フローは、データ・フロロ３− 一と同じ割合であり、かつ収縮交換マトリックスの実施
態様はタイミング制限を緩和し、そして各クロスポイン
ト・ノードからの出力ドライブ・ケイパビリティを減ら
すことを可能とし、これによりクロスポイント・ノード
のＶ　Ｌ　Ｓ　Ｉ実現を容易にする。

いろいろな形式のデータ・コール・ヘッダー、そしてこ
のため例えばヘッダーにおける追加データ・コール形式
バイトを含む第１図と第２１図に表された接続を区別す
るためにデータ・トラフィック・フローにおける適切な
指示により、各クロスポイント・ノードは、第１５図乃
至第１７図、及び第１８図乃至第２１図を参照して説明
された接続の画形式を取り扱うために同時に設計され、
そしてその時クロスポイント・ノードは共通データ・メ
モリ２８、接続メモリ９６、カウンタ３６、アクティベ
ータ３８、データ・レジスタ１３４、及び競合解決のた
めの接続コントローラ１３２を含む。

多数の他の変更、変形、及び適合か、特許請求の範囲に
記載された本発明の範囲を逸脱することなく、」１記の
発明の特別な実施態様に対し行われる。

【図面の簡単な説明】

第１図は、交換の前後で交換されるべきコール（ｃａｌ
ｌ）を構成するデータの１つのフォーマットを概略的に
示す図。 第２図は、発明の実施態様による交換マトリックスをブ
ロック図の形式で概略的に示す図。 第３図は、第２図の交換マトリックスのクロスポイント
・ノードの１形式を示すブロック概略図。 第４図は、第３図のノードのノード及びチャネル仲裁の
ブロック概略図。 第５図は、第３図のノードの要求仲裁のブロック概略図
。 第６図は、第３図のノードの出力イネーブル・コントロ
ーラのブロック概略図。 第７図は、第２図の交換マトリックス（Ｓｕ＋ｉｔ、ｃ
ｈｍａｔｒｉｘ）の出力ポート・コントローラのブロッ
ク概略図。 第８図は、第２図の交換マトリックスのクロスポイント
・ノードの他の形式を示すブロック概略図。 第９図は、発明の別の実施態様による交換マトリックス
をブロック図の形式で概略的に示す図。 第１０図は、第１０図の交換マトリックスのクロスポイ
ント・ノードの形式を示すブロック概略図。 第１１図は、第６図及び第７図と同じシートに表されて
いるか、第１０図のノートの出力イネーブル・コントロ
ーラを示すブロック概略図。 第１２図は、発明の更に他の実施態様による交換マトリ
ックスをブロック図の形式で概略的に示す図。 第１３図は、第１２図の交換マトリックスのクロスポイ
ント・ノードを示すブロック概略図。 第１４図は、第１３図のノードの要求仲裁のブロック概
略図。 第１５図は、発明の別の実施態様による収縮交換マトリ
ックスをブロック図の形式で概略的に示す図。 第１６図は、第１５図の収縮交換マトリックスのクロス
ポイント・ノードを示すブロック概略図。 第１７図は、第１４図と同じシートに表されているか、
第１６図のノードの接続コントローラのブロック概略図
。 第１８図は、収縮交換マトリックスのクロスポイント・
ノードの他の形式を示すブロック概略図。 第１９図は、第１８図のノードのキュー・コントローラ
のブロック概略図。 第２０図は、第１８図のノートの接続コントローラのブ
ロック概略図。 第２１図は、第１図と同じシートに表されているか、第
１８図のクロスポインＩ・・ノードを含む交換マトリッ
クスによって交換されるためのデータ・フォーマットを
概略的に示す図。 ０１〜０３・・・　出力ポート １０・・・・・・　クロスポイント　ノード１１〜１３
・・・　入カポ−Ｉ・ １２・・・・・・　出力ポートコントローラ］８・・・
・・・　取消しライン ２０．２２・・・　入力ポートライン ３２・・・・・・　セレクタ ４０・・・・・・　要求フラッグメモリ／１４・・・・
・・　出力イネーブルコントローラ／１６・・・・・・
　比較器 ６０．６２・・・　シフトレジスタ ７６・　・・・・　ブツキング・レコード・シフトレジ
スタ 特許出願人　　ノーザン・テレコム・リミテッドトー２
＞入 ＦＩＧ、　２０　　　　　− Ｘ＝Ｊ１ａイｔＩＬ ＦＩＧ、　　２１

Claims (1)

1. 【特許請求の範囲】 １、スイッチのための経路指定情報を含むヘッダーと、
   スイッチのための経路指定情報に続く交換されるべきデ
   ータと、ヘッダーの開始の指示とデータの終了の指示を
   提供する情報とを含む情報を交換する方法において； ヘッダーの開始の指示に応答し、かつ経路指定情報に依
   存して、スイッチを介して接続を確立する段階と、 データの終了の指示に応答して、接続を終る段階と を含むことを特徴とする方法。 ２、スイッチを介する接続が、スイッチの経路指定情報
   に続くデータと追加情報のみに対して確立される特許請
   求の範囲第１項に記載の方法。 ３、スイッチを介する接続が、ヘッダーに続く交換され
   るデータの発生に先行する経路指定情報に依存して確立
   され、これによつて、スイッチのための経路指定情報に
   続くデータと追加情報が、経路指定情報の終了と交換さ
   れるデータの開始との間の遅延よりも小さな遅延を有す
   るスイッチを介して交換される特許請求の範囲第１項に
   記載の方法。 ４、各チャネルの情報が、スイッチに対する経路指定情
   報を含むヘッダーと、スイッチに対する経路指定情報に
   続く交換されるデータと、ヘッダーの開始の指示及びデ
   ータの終了の指示を提供する追加情報とを含む、時分割
   多重フレームにおいて多重化されるチャネルの情報を交
   換する方法において； 各チャネルに対して、 ヘッダーの開始の指示に応答し、かつ経路指定情報に依
   存し、スイッチに対する経路指定情報に続くデータ及び
   追加情報に対する接続をスイッチを介して確立する段階
   と、但し、該接続は経路指定情報の終りの１フレーム内
   において確立され、これにより該接続を経てスイッチを
   介して交換されるデータと追加情報は１フレームより小
   だけスイッチにおいて遅延される、 データの終りの指示に応答して、接続を終る段階とを含
   むことを特徴とする方法。 ５、スイッチが、チャネルの接続を確立するためにスイ
   ッチのそれぞれの出力ポートと各々関連する複数のクロ
   スポイント・ノードを具備し、そして該経路指定情報が
   、接続が確立されるべき出力ポートに対する出力ポート
   番号を具備し、さらに該方法が、チャネルに対するヘッ
   ダーの開始の指示に応答し、該経路指定情報における出
   力ポート番号に依存して、接続がそのクロスポイント・
   ノードにより確立されるべきか否かを各クロスポイント
   ・ノードにおいて決定する段階を含む、スイッチの複数
   の出力ポートの任意のものに対して各チャネルの情報を
   交換するための特許請求の範囲第４項に記載の方法。 ６、さらに該経路指定情報が、接続が確立されるべき出
   力ポートの複数の時分割多重チャネルの内のチャンネル
   に対するチャネル番号を含み、さらに該方法が、接続が
   確立されることが決定されるクロスポイント・ノードに
   おいて、該経路指定情報のチャネル番号に依存して、出
   力ポートのチャネルに対する接続を確立する段階を含む
   特許請求の範囲第５項に記載の方法。 ７、チャネル番号が、連続時分割多重フレームにおける
   該経路指定情報の出力ポート番号に続く特許請求の範囲
   第６項に記載の方法。 ８、並列データ・バスにおいて交換されるヘッダーとデ
   ータを提供する段階と、該追加情報に関して該並列デー
   タ・バスと並列に少なくとも１つの追加ラインを提供す
   る段階とを含む特許請求の範囲第４〜７項のいづれか１
   つの項に記載の方法。 ９、ｎとｍが正の整数であつて、ｎ入力ポートにおける
   入り時分割多重チャネルとｍ出力ポートにおける出時分
   割多重チャネルの間の結合を確立するためのスイッチに
   おいて； 接続されるべき各入りチャネルにおける情報が、スイッ
   チに対する経路指定情報を含むヘッダーと、スイッチに
   対する経路指定情報に続く交換されるデータと、ヘッダ
   ーの開始の指示及びデータの終りの指示を提供する追加
   情報とを含み、該スイッチが、クロスポイント・ノード
   のｍ列ｎ行のマトリックスを具備し、各クロスポイント
   ・ノードが、チャネル接続を確立するためにそれぞれの
   入力ポートとそれぞれの出力ポートとの間で結合され、
   各クロスポイントノードが入りチャネルにおけるヘッダ
   ーの開始の指示に応答し、かつ経路指定情報に依存して
   、それぞれの入力ポートの入りチャネルとそれぞれの出
   力ポートの出チャネルとの間に接続を確立するための手
   段と、データの終りの指示に応答して、接続を終るため
   の手段とを具備することを特徴とするスイッチ。 １０、各行において複数のクロスポイント・ノードがあ
   り、各列のクロスポイント・ノードは、複数の出力ポー
   トのそれぞれに結合され、そして該経路指定情報は、接
   続が確立されるべき出力ポートに対する出力ポート番号
   を含み、各クロスポイント・ノードは、該経路指定情報
   における出力ポート番号に依存して、それぞれの出力ポ
   ートの出チャネルに対する接続を確立するために、クロ
   スポイント・ノードを作動するためのそれぞれの入力ポ
   ートにおける入りチャネルのためのヘッダーの開始の指
   示に応答する作動手段を具備する特許請求の範囲第９項
   に記載のスイッチ。 １１、各クロスポイント・ノードにおいて、接続を確立
   するための手段は、それぞれの入力ポートにおける各入
   りチャネルに対して、スイッチに対する経路指定情報に
   続く交換されるデータと追加情報を少なくとも記憶する
   ためのデータ・メモリと、クロスポイント・ノードを経
   て確立される各接続に対して、該接続のためにデータ・
   メモリをアドレス指定するためのアドレスを記憶するた
   めの接続メモリとを具備し、該クロスポイント・ノード
   が、自由な出チャネルへの接続を確立するために、クロ
   スポイント・ノードを作動する作動手段に応答して、接
   続を確立するためのアドレスを接続メモリ内に記憶する
   手段を含む特許請求の範囲第１０項に記載のスイッチ。 １２、各出力ポートに対して、出力ポートにおける各出
   チャネルが自由であるか否かの指示を記憶する手段を具
   備し、各クロスポイント・ノードが、自由でない各出チ
   ャネルに対する接続メモリにおいてアドレスを記憶する
   ための手段を阻止する手段を含むそれぞれの出力ポート
   に結合される特許請求の範囲第１１項に記載のスイッチ
   。 １３、各クロスポイント・ノードにおいて、データの終
   りの指示に応答してクロスポイント・ノードを経て確立
   される接続を終る手段が、クロスポイント・ノードを経
   て確立される各接続に対して、それぞれの出チャネルに
   対しデータ・メモリ内に記憶されたデータと追加情報の
   供給を可能にする出力制御手段を具備し、出力制御手段
   が、追加的情報に応答し、これによつてそれぞれの出チ
   ャネルに対しデータと追加情報の該供給を不能にするデ
   ータの終りの指示を提供するそれぞれの出チャネルに供
   給される特許請求の範囲第１２項に記載のスイッチ。 １４、各クロスポイント・ノードにおいて、データの終
   りの指示に応答してクロスポイント・ノードを経て確立
   される結合を終る手段が、クロスポイント・ノードによ
   り確立される各接続に対して、それぞれの出チャネルに
   対しデータ・メモリにおいて記憶されるデータと追加情
   報の供給を可能にするための出力制御手段を具備し、出
   力制御手段が、追加の情報に応答し、これによつてそれ
   ぞれの出チャネルに対しデータと追加情報の該供給を不
   能にするデータの終りの指示を提供するそれぞれの出チ
   ャネルに供給される特許請求の範囲第１１〜１３項のい
   づれか１つの項に記載のスイッチ。 １５、各列において複数のクロスポイント・ノードがあ
   り、列の各クロスポイント・ノードが、それぞれの出力
   ポートの同一出チャネルに対する接続を確立するための
   複数の入力チャネル間の競合を解決する手段を含む特許
   請求の範囲第９項に記載のスイッチ。 １６、競合を解決するための手段が、各出力ポートに対
   して、出力ポートにおける各出チャネルが自由であるか
   否かの指示を記憶するための記憶手段を含み、各クロス
   ポイント・ノードが、競合を解決するために、あらかじ
   め決められた優先度を有し、且つ、 出チャネルが該記憶手段における指示によって自由であ
   ると指示されれば、出チャネルへの接続を確立するため
   の要求信号を生成するために、それぞれの入力ポートに
   おける入りチャネルに対するヘッダーの開始の指示に応
   答し、かつ出チャネルが自由でないことを指示するため
   の要求信号に応答して、該指示を変更する作動手段と、
   要求信号に応答して、低優先度を有する同一列における
   クロスポイント・ノードに対する要求取り消し信号を生
   成する手段と、 高い優先度を有する同一列におけるクロスポイント・ノ
   ードからの要求取り消し信号に応答して、要求信号を取
   り消す手段と、 取り消されない要求信号に応答して、出チャネルに対す
   る入りチャネルの接続を確立する手段とを含む特許請求
   の範囲第１５項に記載のスイッチ。 １７、各クロスポイント・ノードにおいて、結合を確立
   するための手段が、それぞれの入力ポートにおける各入
   りチャネルに対して、スイッチに対する経路指定情報に
   続く交換されるデータと追加情報を記憶するためのデー
   タ・メモリと、クロスポイント・ノードにより確立され
   る各結合に対して、該接続のためにデータ・メモリをア
   ドレス指定するためのアドレスを記憶する接続メモリと
   を具備し、各クロスポイント・ノードが、クロスポイン
   ト・ノードを経て確立される接続に対するそれぞれの出
   チャネルに対してデータ・メモリに記憶されるデータと
   追加情報の供給を可能にする出力制御手段を含み、同一
   列における全クロスポイント・ノードの出力制御手段が
   、これによつて該記憶手段を構成するように相互接続さ
   れ、さらに各クロスポイントが、該記憶手段によって自
   由であると指示される出チャネルへの接続を確立するた
   めに入りチャネルに対しヘッダーの開始の指示に応答し
   て接続を確立するためのアドレスを接続メモリに記憶す
   る手段を含む特許請求の範囲第１６項に記載のスイッチ
   。 １８、各クロスポイント・ノードにおいて、出力制御手
   段が、クロスポイント・ノードを経て確立される各接続
   に対しそれぞれの出チャネルに供給され、それぞれの出
   チャネルに対するデータと追加情報の供給を不能にし、
   かつそれぞれの出チャネルが自由であることを指示する
   ためにデータの終了の指示を提供する追加情報に応答し
   、これによつて出力制御手段が接続を終わる該手段を構
   成する特許請求の範囲第１７項に記載のスイッチ。 １９、競合を解決するための手段が、クロスポイント・
   ノードの各列のためのトークン・リング手段を具備し、
   各トークン・リング手段が、列における各クロスポイン
   ト・ノードに対し、それぞれの出力ポートの各出チャネ
   ルに対しトークンを順次に供給するように配置され、各
   トークンが、それぞれの出チャネルが自由であるか否か
   の指示を提供する特許請求の範囲第１５項に記載のスイ
   ッチ。 ２０、列における各クロスポイント・ノードが、クロス
   ポイント・ノードからの出力データとして、クロスポイ
   ント・ノードにより確立される接続のためのそれぞれの
   入力ポートの入りチャネルからのデータか、又は同一列
   における先行するクロスポイント・ノードから出力され
   るデータのどちらかを選択的に供給する手段を含む特許
   請求の範囲第１９項に記載のスイッチ。 ２１、各出力ポートの各出チャネルのためのトークンが
   、該追加情報を構成する特許請求の範囲第２０項に記載
   のスイッチ。