JPS6014591A

JPS6014591A - 時間スイツチ

Info

Publication number: JPS6014591A
Application number: JP12162983A
Authority: JP
Inventors: Yukio Iino; 飯野　幸雄
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-07-06
Filing date: 1983-07-06
Publication date: 1985-01-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、時分割交換機において、コーデックの入出力
音声データの交換ビするための時間スイッチに関するも
のである。

〔発明の背景〕

まず、図に従って従来技術を説明する。

第１図は、従来の時間スイッチの一例による時分割通話
路系の構成図であり、第２図は、そのデータ交換のフロ
ー図を示す。

符号化復号化を行なうコーデックＣＯＤＥＣＵ〜ルの出
力音声テイジタルデータは、多重変換器ＭＰＸにおいて
一定の順序に多重化されたのち１時間スイッチＴ内のメ
モリに一旦蓄積される。

蓄積された音声データは、外部からのアドレス制御によ
り、入力された順序とは異なる順序で分離変換器ＤＭＰ
Ｘに送出される。

ちなみに、このような時間スイッチＴは、相当に大がか
で複雑なもので、特殊な部品（例えば汎用でないＬＳＩ
等）で構成しなければならない。

分離変換器ＤＭＰＸでは、コーデックＣ０ＤＥＣＯ〜Ｉ
Ｌ対応にデータを分離し、これを各コーデックＣ０ＤＥ
Ｃｏ−πに対して送り込む。

例えば、コーチツクＣ０ＤＥＣｏ　、　１０間のデータ
交換は、第２図に示すように、コーデックＣ０ＤＥＣｏ
から出力されたデータＤｏが前述の多重変換器ＭＰＸ一
時間スイッチＴ−分離変換器ＤＭｐＸを経由してコーチ
ツクＣ０ＤＥＣ１に送うれ、同様な手順でコーデックＣ
ＯＤＥ　Ｃ１から出力されたデータＤ１がコーチツクＣ
０ＤＥＣｏに送られる。このようにして音声データ馨コ
ーデック相互間で交換することによって対応アナログ回
線間の通話を可能ならしめるものである。

しかしながら、この従来例では、必らず多重変換器Ｍ　
ｐ　Ｘ　、分離変換器ＭＰＸを設けなければならず、か
つ汎用部品で構成しえない時間スイッチＴを必要とする
ので、相当なハードウェアー量となる。このようなハー
ドウェアーを設けることは、特に、数十回籾程度の髪俣
装置においては、その経済的な実現を困難なものとして
いた。

〔発明の目的〕

本発明の目的は、上記した従来技術の欠点をなくシ、多
重変換器９分′に変換器を必要とせず。

かつ汎用部品で構成しうる経済的な時間スイッチを提供
することにある。

〔発明の概要〕

本発明に係る時間スイッチの構成は、各コーデックのテ
ィジタル出力端子を全複式で接続した入ハイウエイ上の
データを書き込みアドレス指定に従って１対のデータメ
モリの一方に書き込むとともＫ、上記各コーデックのデ
ィジタル入力端子に対して全複式でデータ供給を行いう
るようにした出ノ＼イウエイ上へ上記１対のデータメモ
リの他方に書き込まれているデータを読み出しアドレス
指定に従って読み出し、上記の書き込み・読み出しを一
定周期で交互に行うようにしたデータ交換部と、上記デ
ータメモリの読み出し用として与えられたアドレスデー
タを記憶し℃おき、これに基づいて上記データ交換部に
対する読み出しアドレス指定のうちタイムスロットに関
する部分の指定を行うアドレスコントロール部と、基本
クロックを計数することにより、上記各部の各ゲート信
号および同期信号を生成するとともＫ、上記データ交換
部に対する読み出しアドレス指定のうちデータビットに
関する部分の指定を行い、また曹き込みアドレス指定を
行う計数部からなるようにしたものである。

なお、これを補足して以下に説明する。

まず、１対の出、入ハイウエイの容量に対し、データメ
モリとして２個のランク”ムアクセスメモリを用意し、
一方のランダムアクセスメモリを書き込みモードにして
複数のコーチツクからのデータを順々に書き込むととも
に、他方のランダムアクセスメモリを読み出しモードに
して指定されたアドレスのデータを読み出し、該当のコ
ーチツクに出力データを送る。これを１フレ一ム周期ご
とに交互に繰り返して行なわせるｄすなわち、次の周期
では、今まで書き込みモードであったランダムアクセス
メモリを読み出しモードに変え、前フレーム周期で書き
込まれたデータを前述の手順で読み出すとともに、今ま
で読み出しモードであったランダムアクセスメモリヲ書
き込みモードに変え、同様に前述の手順でコーデックか
らのデータを書き込む。

このように、フレーム周期ごとに２個のランダムアクセ
スメモリを交互に書き込み、読み出しモードに変えるこ
とにより、メモリ機能のみで時間スイッチの機能を実現
することができる。

したがって、多重・分離変換機能を必要とせず、かつ汎
用のランダムアクセスメモリを用いることで、従来例と
比較して等価な機能でありながら経済的な時間スイッチ
を実現が可能となる。

〔発明の実施例〕

以下１本発明の実施例を図に基づいて説明する。

第３図は１本発明に係る時間スイッチの一実施例のブロ
ック図、第４図は、その各種タイムチャート、第５図は
、同データ読み出し・書き込みのフロー図である。

ここで、１は回線インタフェース部であって、例えばア
ナログ回線す０〜３１に対応して設けらレタ各コーデッ
クＣ０Ｉ）ＥＣ−０〜５１および同付属回路からなるも
の、２はハイウェイで入ハイウェイ２Ａ　、出ハイウェ
イ２Ｂからなるもの、３は時間スイッチに係るデータ交
換部であって。

データメモリＲＡＭ−０，１ならびに書き込みデータの
切換回路５Ｆ−ｏ、読み出しデータの切換回＃６ＳＦ−
１−同フリップフロップ５Ｒ−０，１およびアドレスセ
レクタ５ＥＬ−０，１からなるもの、４は同アドレスコ
ントロール部であって、アドレスメモリＲＡＭ−Ａ、Ｂ
ならびにアドレス情報セレクタ５ＥＬ−Ａ、Ｂ、アドレ
ス指定のフリックフロノア’ＦＦ０Ｏ〜０５，１０〜１
５およびその他の伺属回路からなるもの、５は同計数部
、６はクロック部、７は制御部である。

なお、上記クロック部６は、この時間スイッチ用として
要用のものでもよいが、多くの場合に時分割父換機全体
とし℃必要ｒｘ他のクロックと共通であり、それらを利
用するようにしてもよい。

また、制御部７は、例えぼマイクロコンビーータを利用
して本時間スイッチと同一実装としてもよく１時分割交
換機の中央制＆４Ｊ鉄置の一部機能を利用して所望機能
を実現することもできる。

これらの事項は、各いずれを採用するかが本発明の実施
を本質的に妨けるもので（まなく、いずれも本発明の技
術思想に包含されるものである。

第６図、第４図、第５図に基ついて本時間スイッチの動
作を項を追つ又説明する０（１）　コーデックテイジタルデータ入出カシ−ケンスまず、コーチツクＣ０ＤＥＣ−ｏ〜ろ１のディジタル入
出力端子からの入出力データＤｉｎ、　Ｄ、、Ｌｌおよ
び２．０４８Ｍｂ／ｓを基本とする各４重クロック（以
下、基本のものを２Ｍ□または２Ａ１．という。また、
そσ）２倍、４倍の速度のものをｔＭ　、　ＢＭとりＱ
う。）。

同期４６号５ＹＮＣＯ〜３１の位相関係か％４図（α）
。

ｆｂ＋のようになっているもσ）とする。また、上ｉ己
同期毎考の周期は約１２５μｓであり、こσ〕周期内に
４８８ｒＬ＃のデータｆ３ｂｉｔが各コーチツクＣ０Ｄ
ＥＣ−〇〜３１に対して入出力さｔしるもσ〕とする。

なお、このデータ８ｂｉｔをタイムスロット（以下。

ＴＳという）として扱うことに１“ろ。

入ハイウェイ２Ａについてデータ交換部６の切換ヒ１路
５ｒ−０１Ｃよる切り換え後の箇だ「で昏ま。

各５２ＴＳ分でデータが周期的にデータメモリＲＡＭ−
０または、ＲＡＭ−１に入カデータとして送られる。そ
の周期は、１２５μＪ（１フレームサイクル）であり、
各コーデックＣ０Ｉ）ＥＣ−。

〜３１の出力データＩ）ＯＬＬｔが１２５μｓ間隔で順
次にデータメモリＲＡＭ−０またはＲＡＭ−１に送られ
ることを意味する。

丁なわち、第４図＋ＡＩにコーチツクＣ０ｊ）ＥＣ−０
〜３１に送られる同期信号５ＹＮＣＯ〜６１の位相関係
を示すが、このような位相関係をもった（８号を計数部
５のカウンタＣＮＴ−０から供給することにより、各コ
ーチツクＣ０ＤＥＣ−０〜３１の出力データが一定のｊ
臓序で重なることクヨ＜データメモリＲＡＭ−〇または
ＲＡＭ−１に送られる。

（２１データメモリＲＡＭ−０，ｔイＡＭ−１への蕾き
込みシーケンス各コーチツクＣ０ＤＥＣ−ｏ〜６１のディンタル出力端
子Ｉ）ｏ、ｔからの出力データをデータメモリＲＡＭ−
０またはＲＡＭ−１のいずれかに送るかはゲート信号Ｇ
によって決まる。ゲート信号Ｇは、第４図σ）Ｋ示すよ
うに、１周期（３２ＴＳ分）ごとに’Ｅ’ｃ高レベルし
ｌＬ′（低レベル）を繰り返丁ので、各コーデックＣ０
ＤＥＣ−０〜３１の出力データは、ある周期でデータメ
モリＲＡＭ−０（ゲート信号Ｇ＝’Ｈ’）に送られ１次
の周期ではデータメモリＲＡＭ−１（ゲート信号Ｇ＝”
Ｌ“）に送られる。

データメモリＲＡＭ−０、ＲＡＭ−Ｉ　Ｋおける書き込
みシーケンスを第４図（Ｃ１に示す。これは、各コーチ
ツクＣ０ＤＥＣ−ｏ〜３１の出力データｆ３ｂｔｔのう
ち先頭の３　ｂｉｔ　（Ｄｏ〜Ｄ２）の曹き込みシーケ
ンスを示すものである。

いま、データメモリＲＡＭ−０が書き込みモードである
と、ゲート信号Ｇ−”Ｂ“であって。

各コーチツクＣ０ＤＥＣ”０〜３１のデータは、データ
メモリＲＡＭ−００データ入力端子Ｄｔルに入ってくる
。この時、データメモリＲＡＭ−Ｑのチップセレクト端
子Ｃ５は、第４図ｉＣ１に示すように、クロック２Ｍ、
によって各データビットごとに約１２２７Ｌ、ｒだげ・
イネ−グルとなる。なお、クロック２Ｍ、　、　２Ｍ２
は、クロック部乙のクロック発生回路ＣＬＫで生成・分
配される。イネーグル信号ＦＥＺは、り０ツク部６から
２Ｍ２＋ＡＭの４Ｕ号とゲート信号Ｇとの論理和条件を
とったものであるので、ゲート信号Ｇ＝’Ｈ”の間は第
４図ｉＣ１に示すように各データビットごとに約６０ｎ
ｓだけデータメモリＲＡＭ−０Ｙライトイネーブルにし
、そのデータビットヲデータメモリＲＡＭ−０内に蓄積
させる。

各データビットをデータＲＡＭ−〇に曹き込む除、曹き
込みアドレス指定としてアドレス信号ＡＯ〜Ａ９をデー
タビットと同相で変化させる。

すなわち、書き込み（−または読み出し）アドレス指定
のうちデータビットに関する部分であって、アドレス信
号ＡＯ〜Ａ３は、計数部５のカウンタＣＮＴ−ｏから供
給され、８テータビット＝１ＴＳ−約６．９μＳの周期
で変化するもので、そのシーケンスを第４図（ｄｉに示
す。アドレス信号Ａ４〜Ａ９は、計数部５のカウンタＣ
ＮＴ−１から供給され、各ＴＳを指定する信号で一３２
ＴＳ＝約１２５μｓ間隔で周期的に変化するもので、そ
のシーケンスを第４図１１１に示す。

アドレス信号ＡＯ−Ａ９の変化により、データメモリＲ
ＡＭ−０には、ｒｓｏのチータナ０，１〜７−ＴＳｌの
データナ０，１〜７．・・、および１’Ｓ５Ａのチータ
ナ０，１〜７の順序でデータが書き込まれる。このよう
にして１フレ一ム周期内に３２ＴＳ分の全データが書き
込まれると同時に。

前述のゲート信号ＧがＨ°からＬ”に変化する。

このため、データメモリＲＡＭ−０にはコーチツクＣ０
ＤＥＣ−０〜３１からのデータは引き込まれず、データ
メモリＲＡＭ−１にコーデックＣ０ＤＥＣ−ｏ〜３１の
データが引き込１れることになる。一方、データメモリ
ＲＡＭ−０は、前述のライトイネプル信号ＷＥＩが°Ｈ
゛となるので−読み出しモードとなる。データメモリＲ
ＡＭ−１についても、同様にゲート信号かＧ−’Ｌ’の
場合に書き込みモードとなり、四〇＝”Ｈ”の場合に読
み出しモードとなる。

（３）　アドレスメモリＲＡＭ−Ａ　、ＲＡＭ−Ｂの畳
き込み、読み出しシーケンス（５−１）制御部７からの畳き込みデータまず、制御部
７からアドレスコントロール部４のアドレスメモリＲＡ
Ｍ−Ａ　、ＲＡＭ−Ｂに送られろアドレスデータ２よび
アドレス指定について運べる。

アドレスメモリＲＡＭ−Ａ　、ＲＡＭ−Ｂは。

アドレスデータ、アドレス指定ともに（Ｓ　ｂｉｔから
なる。先にも運べたように、コーチツクＣ０ＤＥＣ−０
〜３１からの出力データは、それぞれ固足のアドレスが
割り当てられた形でデータメモリＲＡＭ−０−ｆたはＲ
ＡＭ−１に曹きこまれる。

タイムスロットＴＳＯ〜３１４１　コーチツクＣ０ＤＥ
Ｃ−０〜６１に各対応しているが、また、省き込み、読
み出しのアドレス指定のうちＴＳに関する部分としてデ
ータメモリＲＡＭ＝Ｏ、ＲＡＭ−１の書キ込みアドレス
Ａ４〜Ａ９のビット組み合せに対応している。丁なわち
、ＴＳＯはＡ４、、＝Ａ５　：Ａ６　＝Ａ７　＝Ａ８　
＝Ａ９　＝　０−　Ｔ　Ｓ　１はＡ４＝＝　１　、　Ａ
５　＝Ａ６　＝Ａ７　＝Ａ８　＝Ａ９　＝　０．・・・
、およびＴＳ５ＡはＡ４＝Ａ５＝Ａ６＝Ａ７＝Ａ８＝　
１　、Ａ９＝０というアドレスビットの組み合せに対応
している。

以上のＳＳＯ〜ＴＳ３１とアドレスビットＡ４〜Ａ９と
のビット組み合せの対応関係を制御部７に蓄積させてお
く。−例として、コーチツクＣ０ＤＥＣ−０、Ｃ０ＤＥ
Ｃ−１間でデータ交換する場合、制御部７からアドレス
メモリＲＡＭ−ＡまたはＲＡＭ−Ｂのアドレス端子Ｊ４
ＡＯ〜ＡＡ５およびデータ端子Ｄｉｎｏ　−Ｄｉｎ５（
Ｄｏ　〜Ｉ）ｓ　）に対して以下に示すようなアドレス
にデータピッ）Ｄ。

〜Ｄ５を薔き込むものとする。

７　）’　Ｌ／　ス：　Ｊ４ＡＯ＝　＃１　＝　ＡＡ２
＝ＡＡ３ｉＡＡ４．＝ＡＡ５−〇（同上）　ヲ（３−２）アドレスメモリＲＡｍ−，４、ＲＡＭ−Ｂの
書き込みシーケンスアドレスメモリＲＡＭ−Ａ　、ＲＡＭ−Ｂは、制御部７
から書き込まれ、データメモリＲＡＭ−０筐たはＲＡＭ
−１が読み出しモードのときに読み出されるというシー
ケンスをとる。

アドレスメモリＲＡＭ−，４について述べると制御部７
かも書き込みが行なわれるのは、（Ｎ号Ａ３・ＧがｌＬ
ｌの場合である。換言丁れば、ゲート信号Ｇが°Ｈ“ま
たは°Ｌ“で、アドレスビットＡ３が°Ｌ′の場合であ
る。ゲートイｇ号Ｇが°Ｈ′のときは、（３−りでも述
べたように、データメモリＲＡＭ−Ｄが書き込みモード
であり、データメモリＲＡＭ−００アドレス端子Ａ４〜
Ａ９にセレクタ５ＥＬ−０を介して接続されているアド
レスメモリＲＡＭ−Ａも書き込みモードとなっている。

ゲートイｇ号Ｇが°Ｌ°のときは、データメモリＲＡＭ
−０が読み出しモードとなるが、アドレスビット信号Ａ
６の１周期（第４図ｆｄｌ　診照）である３、９１μ３
のうちＡ５＝　’Ｈ’の４８８７１Ｊ間以外はアドレス
メモリＲＡＭ−Ａを書き込みモードとし、制御部７から
の書き込みが殆んどの全時間にわたって任意のタイミン
グで行ないうるようになっている。

また、信号Ａ３・Ｇ信号が°Ｅ”の場合、制御部７が無
効な誉き込みを行なわないように、信号Ａ３・Ｇを制御
部７に送る。アドレスメモリＲＡＭ−Ａのアドレス端子
ＡＡＯ〜Ａ／４５と接続されているセレクタ５ＥＬ−Ａ
は、信号Ａ６・Ｇがｌ　Ｌｌのとき、ＣＡ）９ＪＪＪ、
すなわち制御部７からのアドレス指定を取り込み、信号
Ａ３・Ｇか°Ｈ°のとき、（Ｂ）側１丁なわちカウンタ
ＣＮＴ−１からのアドレス信号を取り込む。

アドレスメモリＲＡＭ−Ｈについても、信号Ａ３・Ｇを
信号Ａ３・Ｇに変えただけで、アドレスメモリＲＡ　Ｍ
　−Ａの場合と同様である。

このようにして、制御部７は、例えば、上記（３−１）
のｉｌ＋　、　（Ｉｌｌの例で示したようなデータをア
ドレスメモリＲＡＭ−Ａ　、ＲＡＭ−Ｈの両方に書き込
むことができる。

（３−５）アドレスメモリＲＡＭ−Ａ　、ＲＡＭ’−Ｂ
の読み出しシーケンスまず、アドレスメモリＲＡＭ−Ａの場合について述べる
。アドレスメモリＲＡＭ−Ａにおいては、信号Ａ３−Ｇ
かＩＢｌの場合、ライトイ坏−グル信号Ｖ／Ｅか°Ｈ”
となって読み出モードとなり、チツ７“セレクト信号Ｃ
５か°Ｌ′となったとき、アドレスメモリＲＡＭ−Ａの
データ出力端子り。、ＬｔＯ〜５からデータが出力され
る。フリラグフロップＦＦ０ＯＮＦＦ０５には、イｇ号
Ａ３の立下り時にアドレスメモリＲＡＭ−Ａがら出力さ
れたデータが蓄積される。

アドレスメモリＲＡ　Ｍ　−Ｈについても、同様に信号
Ａ３・ＧかＲ′の場合、データを出力してフリラグフロ
ップＦＦ１０〜ＦＦ１５にイに＠Ａ３の立下り時に蓄積
させる。

（４）データメモリＲＡＭ−０、ＲＡＭ−１０読み出し
シーケンス（４−１）データメモリＲＡＭ−［１、ＲＡＭ−１読み
出し時のアドレス指定まず、１５１ＪＫ基づいてデータメモリＲＡＭ−〇の読
み出しシーケンスを説明する。

丁でに述べたように、データメモリＲＡＭ−００読み出
しモードの場合、アドレスメモリＲＡＭ−Ａは、信号Ａ
６・Ｇが′Ｈ゛のとき、制御部７から書き込まれたデー
タが読み出されてフリップフロッグＦＦ０Ｏ〜ＦＦＯ５
に信号Ａ３の立下り時に蓄積される。これは、データメ
モＩ）ＲＡＭ−０が丁度ＴＳ３１のデータの読み出しを
終了した時点と同時である（纂５図時点Ａ）。

データメモリＲＡＭ−００書き込みシーケンスを経て、
再度、読み出しシーケンスに入る所から説明する。

データメモリＲＡＭ−０が絖み出しシーケンスである場
合、ゲート信号Ｇ−’Ｌ″であるので。

データメモリＲＡＭ−００アドレス端子Ａ４〜Ａ９に接
続されているセレクタ５ＥＬ−ｏのＣＢ）側、すなわち
フリップフロッグＦ　Ｆ　００　Ｐ−０５の出力がアド
レスビットとしてデータメモリＲＡＭ−ＱＶｃ取り込ま
れる。

（４−２）データメモリＲＡノ／−０、ＲＡＭ”　１の
読み出しシーケンスイマ、：’−ｆ　ツクＣ０Ｄｂ’Ｃ−０、Ｃ０ＤＥＣ−
１間でデータ交換乞する場合火例とし、アドレスメモリ
ＲＡＭ−Ａには１丁でに（３−ｉ）で示したデータ（■
）、σ１が薔き込まれているものとする。

データ＋Ｉｌの意味は、例えばＴＳ３１に相当するアド
レスメモリＲＡＭ−ＡのアドレスＶｃＴｓ１に相当する
データがアドレスメモｌ）ＲＡＭ−，４に書き込まれて
いることであり、データ叩の意味は、ｒｓａに相当する
アドレスメモリＲＡＭ−ＡのアドレスにＴＳｏに相当す
るデータがアドレスメモリＲＡＭ−ＡＫ書き込まれてい
ることである。丁なわち、第５図で示すよう妃、時点Ａ
におけるアドレスメモリＲＡ　Ｍ　−Ａ　（７，）　Ｔ
　Ｓ１相昌のデータがデータメモリＲＡ　Ｍ　−０のＴ
ＳＯ相当のデータとなることを示したのが上記ｆＩｌの
意味であり、同様に時点ＢにおけるアドレスメモリＲＡ
Ｍ−，４のＴＳＯ相当のデータがデータメモリＲＡＭ−
０のＴＳ１相当のデータとなることを示したのが上記側
の意味である。

データメモリＲＡＭ−０において、最初の８ｂｉｔデー
タの読み出し時にＴＳｌのアドレスを与えると、前に誓
き込まれたＴＳｌのアドレスのデータが最初のＦ３ｂｉ
ｔテータとしてデータメモリＲＡＭ−０からコーチツク
０１ｌｌ（出ハイウェイ２Ｂ）に送られる。次のＱ　ｂ
ｉｔテーデー読み出し時にＴＳＯのアドレスな与えると
、やはり前ＩＣ書き込まれた７′ＳＯのアドレスのデー
タが更に次の８ｂｉｔデータとしてデータメモリＲＡＭ
−〇からコーチツク９Ａｌｌｆ、出ノ・イウエイ２Ｂ）
に送られる。

第４図（ｙｌは、データメモリＲＡＭ−０から出力され
たデータのシーケンスを示すものであって、、Ｚ）０，
４　、　ＤＩＡ、　Ｄ２Ａ　、　Ｄ５Ａ　、・・・は、
データメモリＲＡＭ−０からの出力データ、ＤｏＢ　、
　ＤｌＢ。

Ｄ２Ｂ　、　Ｄ３Ｂ　、・・・は、データ交換部３のフ
リップフロッグ５Ｒ−０でクロック２Ｍ、によって打ち
抜かれたのちのデータ、　ＤＯ、Ｄｌ、　Ｄ２　、　Ｄ
３　。

・・・は１次段のフリソブフａツブ５Ｒ−１でクロック
２Ｍ、　Ｋよって打ち抜かれたのちのデータであり、こ
れらのデータが直接各コーデックＣ°０１）ＥＣ−ｏ〜
３１のディジタル入力端子ＤＬ７１．に入力さする。

データメモリＲＡＭ−０から出力された最初の８ハｔテ
ータは、ゲート信号ＧＯ（第３図ｆＡ＋参照）との論理
積条件によって、コーデックＣ０ＤＥＣ−０に人力され
、同様九次の１３　ｂｔｔデータはゲート・信号Ｇ１（
第３図（Ａｌ鰺照）との論理積条件によってコーデック
Ｃ０ＤＥＣ−１に入力される。すなわちコーデックＣＱ
ＤＥＣ−０から出力されたデータがデータメモリＲＡＭ
−０に一旦曹き込まれたのちコーチツクＣ’０ＤＥＣ−
１に出力さ几、コーチツクＣ０ＤＥＣ−１から出力され
たデータがデータメモリＲＡＭ−０に一旦魯き込まれた
のちコーデックＣ０ＤＥＣ−ｏに出力される。

以上のように、データメモリＲＡＭ’−０を媒体として
コーチツクＣ０ＤＥＣ−０、Ｃ０ＤＥＣ−１間でデータ
が変換される。次周期（１２５μ３）におい工は、同様
なシーケンスでデータメモリＲＡＭ−１を媒体としてコ
ーチツクＣ０ＤＥＣ−１、Ｃ０Ｉ）ＥＣ−ｏ間Ｔ　ｆ　
−夕１ｉＥ交換されル０１周期ごとにデータメモリＲＡ
Ｍ−ｏ　、ＲＡＭ−１について交互に薔き込み、読み出
しを行なうノテ、コ−７”　ｙ　りＣ０ＤＥＣ−０、１
ｊＣ対しては丁度１周期おくれて交換されたデータが連
続的に入力されることになる。

このようにして、汎用のランダムアクセスメモリを用い
て時間スイッチの機能を実現することができるが、各コ
ーデックＣ０ＤＥＣ−０〜３１間のデータ交換条件、す
なわちコーチツクｃ。

ＤＥＣ−ＮとＣＯＤＥＣ−Ｍとの接続パターン（Ｎ〜Ｍ
、Ｎ、Ｍ＝＝０．１，２．・・・、３１）は、任意であ
るととも忙、一般の交換機と同様に撰択信号の受信によ
り、コーチツクＣ０ＤＥＣ−Ｎ　、ＣＣ０１）ＥＣ−間
の接続を行ないうるものであることは明らかである。

なお、上記実施例において、アドレスメモリＲＡＭ−Ａ
、ＢをデータメモリＲＡＭ−υ、１に対応して設けてい
るが、これは説明の都合上理解を容易にするためであっ
て、独立に１個たけで設けて切替え使用することを本発
明は妨げない。丁なわち、アドレスメモリは、データメ
％すＲＡＭ−０，１の読出しに刈するアドレス指定（タ
イムスロットに係る部分）７ａｌ−行えばよいので、デ
ータメモリＲＡＭ−０，１の書込み時には不要であり、
その間に所要の準備をしておくようにすることが可能で
ある。

また１本実施例は、６２回線の交換を示したものである
が、これに限定されるものではなく。

高速ランダムアクセスメモリを使用子れば、その２倍程
度約６０回線のデータ交換が容易に可ＫＱとなる。この
ことから、特に構内交換機等の小容量回線の場合には、
極めてｍ効な特出］スイッチとなる。

〔発明の効果〕

以上の説明でも明らかなように本発明によれげ、汎用の
ランダムアクセスメモリを用い、またマイクロプロセン
サー等からなる制御回路と若干の論理で時間スイッチを
構成゛ｒることができる。これは、多重変換器１分離変
換器を必要とせず、メモリにシリアルビットを直接書ぎ
込みうるようにすることにより、極めて安価な時間スイ
ッチを実現することになるので５時分割交換機、特に小
容量のものの経済化に顕著な効果が得られる。

【図面の簡単な説明】

第１図は、従来の時間スイッチの一例による時分割通話
系の構成図、纂２必は、そのデータ交換のフロー図、第
３図は、不発明に係る時間スイッチの一実施例のブロッ
ク図％第４図は、その各種タイムチャート−第５図は、
同データ読み出し・書き込みのフロー図である。１・・・回線インターフェース部２・・・ハイウェイ　３・・・データ換部４・・・アド
レスコン）０−ル部５・・・計数部　６・・・クロクク部７　・制御部

Claims

【特許請求の範囲】ｔ　各コーチツクのティジタル出力端子を全複式で接続
した入ハイウエイ上のデータを書き込ミアトレス指定に
従って１対のデータメモリの一方に書き込むとともに、
上記各コーデックのテイジタル入力端子に対して全複式
でデータ供給を行いうるよう廻した出ハイウエイ上へ上
記１対のデータメモリの他方に書き込まれているデータ
を読み出しアドレス指定に従って読み出し、上ｄ己の書
き込み・読み出しを一定周期で交互に行うよう圧したデ
ータ交換部と、上記データメモリの読み出し用として与
えられたアドレスデータな記憶しτおき、これに基づい
て上記データ交換部に対すル読ミ出しアドレス指定のう
ちタイムスロットに関する部分の指定を行うアドレスコ
ントロール部と、基本クロックを計数することにより、
上記各部の各ゲート信号および同期信号を生成するとと
もに、上記デ〜り交換部に対する読み出しアドレス指定
のうちデータビットに関する部分の指定を行い、また書
き込みアドレス指定を行う計数部とから構成した時間ス
イッチ。２、特許請求の範囲第１項記載のものにおいて。データ交換部は、そのデータメモリとして汎用のランダ
ムアクセスメモリを用いて構成するようにした時間スイ
ッチ。