JPH024193B2

JPH024193B2 -

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Publication number: JPH024193B2
Application number: JP59229599A
Authority: JP
Inventors: Masataka Kawamura; Seiji Kamigaki
Original assignee: Iwatsu Electric Co Ltd
Current assignee: Iwatsu Electric Co Ltd
Priority date: 1984-10-31
Filing date: 1984-10-31
Publication date: 1990-01-26
Also published as: US4658397A; JPS61108286A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、電話、フアクシミリ、データ伝送等
の通信網で使用する装置に関し、複数チヤネルの
情報信号が時分割多重化されている複数の入力ハ
イウエイから選択された任意のハイウエイ、任意
のチヤネルの情報信号を、複数チヤネルの情報信
号が時分割多重化されて伝送される複数の出力ハ
イウエイから選択された任意のハイウエイ、任意
のチヤネルに伝送するための時分割情報伝送装置
に関するものである。

〔従来の技術〕

時分割多重された情報信号を交換する方式は既
に知られている（例えば、オーム社発行、電子通
信学会編、「電子通信ハンドブツク」第1142頁、
及びオーム社発行、愛澤慎一編、「やさしいデジ
タル交換」）。また、時分割多重化された複数の入
力ハイウエイと複数の出力ハイウエイとの間の交
換方式も既に知られている（例えば、特公昭58−
8198号公報、特公昭58−8199号公報）。

〔発明が解決しようとする問題点〕

しかし、従来の複数の入力及び出力ハイウエイ
間の交換方式においては、完全な交換リンクを作
るために、１つの入力ハイウエイに対して複数の
出力ハイウエイ分の情報メモリが使用されてい
る。従つて、装置が必然的に大型且つ高価にな
る。そこで、本発明の目的は、少ない情報メモリ
で複数の入力及び出力ハイウエイ間の情報信号の
伝送を制御することが出来る装置を提供すること
にある。

〔問題点を解決するための手段〕

上記目的を達成するための本願の第１番目の発
明に係わる時分割情報伝送装置は、Ｋチヤネル
（但しＫは２以上の整数）の情報信号が時分割多
重化されて伝送されるｎ個（但しｎは２以上の整
数）の入力ハイウエイから選択された任意のハイ
ウエイ、任意のチヤネルの情報信号を、Ｋチヤネ
ルの情報信号が時分割多重化されて伝送されるｍ
個（但しｍはｎ≧ｍを満足する整数）の出力ハイ
ウエイから選択された任意のハイウエイ、任意の
チヤネルに伝送する装置であり、前記ｎ個の入力
ハイウエイに対応してそれぞれ設けられ、それぞ
れが前記Ｋチヤネルの情報信号を記憶するために
Ｋ個のアドレスを有しているｎ個の情報メモリ
と、前記選択された任意の入力ハイウエイに対応
する前記情報メモリにおける前記選択された任意
の入力側チヤネルに対応するアドレスから読み出
した情報信号を前記選択された任意の出力ハイウ
エイ、任意のチヤネルに選択的に伝送するための
情報信号選択伝送回路と、前記ｎ個の情報メモリ
に前記ｎ個の入力ハイウエイの情報信号をシーケ
ンシヤルに書き込むように前記ｎ個の情報メモリ
の書き込みアドレスを指定し、前記入力ハイウエ
イ及び出力ハイウエイでの１チヤネルの情報信号
伝送時間Ｔ中に前記ｎ個の情報メモリから前記情
報信号をそれぞれｎ回読み出すように前記ｎ個の
情報メモリの読み出しを制御し、前記選択された
任意の入力ハイウエイを示す第１の伝送制御信号
と前記選択された任意の入力ハイウエイの任意の
チヤネルを示す第２の伝送制御信号と前記選択さ
れた任意の出力ハイウエイを示す第３の伝送制御
信号と前記選択された任意の出力ハイウエイの任
意のチヤネルを示す第４の伝送制御信号とに基づ
いて、前記選択された任意の入力側チヤネルに対
応した前記情報メモリのアドレスから前記情報信
号を読み出すように前記ｎ個の情報メモリの読み
出しアドレスをそれぞれ指定し、且つ前記選択さ
れた任意の出力ハイウエイの選択された任意のチ
ヤネルに、前記選択された任意の入力ハイウエイ
の選択された任意のチヤネルに対応する前記情報
メモリのアドレスの情報信号を与えるように前記
ｎ個の情報メモリ及び前記情報信号選択伝送回路
を制御する制御回路とを具備している。

本願の第２番目の発明に係わる装置は、第１番
目の発明と同一原理に従つて選択的に情報伝送す
るものであり、シリアル／パラレル変換回路、入
力側ラツチ回路、ゲート回路、出力側ラツチ回
路、及びパラレル／シリアル変換回路を有し、更
に制御メモリを有するものである。制御メモリ
は、Ｋ個のアドレス群を有し、このＫ個のアドレ
ス群は、ｎ個のアドレスを含む。

〔作用〕

上記発明において、情報メモリに書き込まれた
Ｋチヤネルの情報信号は、時間Ｔ中にｎ回読み出
される。そして、このｎ回の読み出しで得られる
ｎ個の情報信号の中に、選択された任意の出力ハ
イウエイ、任意のチヤネルが要求する情報信号が
含まれている。ｎ回の読み出しで得られるｎ個の
情報信号をｍ個の出力ハイウエイが要求するもの
に対応させれば、時間Ｔ中にｎ個の入力ハイウエ
イとｍ個の出力ハイウエイとを接続し、ｍチヤネ
ル（但し、ｍ＝ｎの時はｎチヤネル）の情報信号
を伝送したと等価な状態が得られる。またＫチヤ
ネルの信号伝送時間Ｔ×Ｋには、Ｋ×ｍチヤネル
（但し、ｍ＝ｎの時はＫ×ｎチヤネル）の情報信
号の伝送が出来る。従つて、情報メモリが利用率
の高い状態で使用される。この結果、少ない情報
メモリで複数の入力及び出力ハイウエイ間の情報
伝送を行うことが出来る。

第２番目の発明においては、ｎ個のゲート回路
の出力が共通接続され、その出力段にｍ個の出力
側ラツチ回路が設けられている。従つて、ｎ個の
ゲート回路の出力をいずれの出力側ラツチ回路に
も入力させることが出来る。ところで、１チヤネ
ル時間Ｔにｎ個の入力ハイウエイ及びｍ個の出力
ハイウエイ間で通信を行うことが要求される。そ
こで、ゲート回路及び出力側ラツチ回路も、Ｔ時
間中にｎ回動作させる。制御メモリは、ｎ個の情
報メモリから時間Ｔ中にｎ回の読み出しを行うた
めに使用され、且つゲート回路を時間Ｔ中にｎ回
動作させるために使用される。出力側ラツチ回路
は、入力及び出力ハイウエイの信号伝送に同期し
て動作し、通信すべき情報信号のみをラツチす
る。制御メモリはｎ個の情報メモリのアドレスに
対応したアドレスを有するので、情報メモリのす
べてのアドレスを指定することが出来る。情報メ
モリ及び制御メモリは、Ｋ×ｎのアドレスを有す
るのみであるが、時間Ｔ中にｎ回の読み出しを行
うために、複数の入力及び出力ハイウエイ間で任
意に通信することが出来る。

〔実施例〕

次に、第１図〜第６図を参照して本発明の実施
例に係わる電話通信網及びその時分割情報交換装
置について述べる。本実施例に係わる通信網を示
す第１図において、１ａ，１ｂ，２ａ，２ｂは端
末装置であり、電話機、フアクシミリ等である。
３ａ，３ｂは第１及び第２の時分割多重化回路で
あり、第１の多重化回路３ａは図示されている２
つの端末装置１ａ，１ｂ及び図示が省略されてい
る同様な30個の端末装置の出力を公知の方式で時
分割多重し、合計32の端末装置の出力即ち32チヤ
ネルの情報データをシリアルに送出するものであ
る。なお、多重化回路３ａ，３ｂには、上記多重
化のために、アナログ／デジタル変換器等も含ま
れており、端末装置１ａ，１ｂ等の出力信号はデ
ジタル化されて伝送される。但し、端末装置１
ａ，１ｂ等がデジタル化した信号を出力する場合
には、アナログ／デジタル変換器は不要であり、
サンプリング回路でサンプリングして多重化すれ
ばよい。

４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ
は、入力ハイウエイであり、図示されている２つ
の多重化回路３ａ，３ｂの出力及び図示が省略さ
れている６つの多重化回路の出力を伝送する多重
化信号伝送路である。

５は本発明に従う時分割情報交換装置であり、
ｎ＝７個の入力ハイウエイ４ａ〜４ｇからｎ＝７
個の出力ハイウエイ６ａ，６ｂ，６ｃ，６ｄ，６
ｅ，６ｆ，６ｇへ選択的に情報を伝送する装置で
ある。

出力ハイウエイ６ａ〜６ｇは、入力ハイウエイ
４ａ〜４ｇと同様にＫ＝32チヤネル多重の情報信
号をシリアル形式で伝送するものであり、図示さ
れている２つの分離回路７ａ，７ｂ及び図示が省
略されている同様な５つの分離回路に接続されて
いる。

分離回路７ａ，７ｂは多重化されているＫ＝32
チヤネルの情報信号を独立に分離し、端末装置１
ａ，１ｂ，２ａ，２ｂ等に送るものである。な
お、多重化伝送はデジタルで行われているので、
デジタル／アナログ変換器でアナログ信号に戻し
て端末装置１ａ，１ｂ，２ａ，２ｂ等に送るか、
又は端末装置でアナログ信号に変換する。但し、
端末装置がデジタル信号に応答するものである場
合にはアナログに変換することは不要である。

第１図の通信網において端末装置１ａと端末装
置２ａとの間で相互に通話する場合には、一方の
端末装置１ａの出力情報信号が第１の多重化回路
３ａと第１の入力ハイウエイ４ａと交換装置５内
の選択された伝送路と第２の出力ハイウエイ６ｂ
と分離回路７ｂとから成る回路で他方の端末装置
２ａに送られ、他方の端末装置２ａの出力情報信
号は第２の多重化回路３ｂと第２の入力ハイウエ
イ４ｂと交換装置５と第１の出力ハイウエイ６ａ
と第１の分離回路７ａとから成る回路で一方の端
末装置１ａに送られる。

第２図は第１図の交換装置５を詳しく示すもの
である。第２図において、７つの入力ハイウエイ
４ａ〜４ｇにそれぞれ接続されている第１〜第７
のシリアル／パラレル変換回路８ａ，８ｂ，８
ｃ，８ｄ，８ｅ，８ｆ，８ｇは、それぞれのハイ
ウエイ４ａ〜４ｇのシリアルのデジタル情報信号
をチヤネル単位でパラレルに変換して出力するも
のである。この実施例ではデジタル情報が８ビツ
トで構成され、Ｋ＝32チヤネルの多重化が８ビツ
ト単位で行われ、第５図Ａに示すようにチヤネル
１からチヤネル３２迄で１フレームとなるように
配列されて伝送される。従つて、シリアル／パラ
レル変換回路８ａ〜８ｇからは、第１チヤネルか
ら第32チヤネルまでの信号がクロツク周波数f₁の
制御のもとにパラレルに変換されて順次に出力さ
れる。

シリアル／パラレル変換回路８ａ〜８ｇの出力
にそれぞれ接続された第１〜第７の入力側ラツチ
回路９ａ，９ｂ，９ｃ，９ｄ，９ｅ，９ｆ，９ｇ
は、シリアル／パラレル変換回路８ａ〜８ｇの出
力をチヤネル単位でラツチするものである。

入力ラツチ回路９ａ〜９ｇにそれぞれ接続され
ている第１〜第７の情報メモリ１０ａ，１０ｂ，
１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇは、Ｋ
＝32チヤネルに対応して第１から第32までのアド
レスをそれぞれ有する。なお、このメモリ１０ａ
〜１０ｇは普通の半導体メモリであり、書き込み
と読み出しとを同時に行うことが出来ないもので
ある。このメモリ１０ａ〜１０ｇに32チヤネルの
情報信号がシーケンシヤルに書き込まれる。メモ
リ１０ａ〜１０ｇに情報信号を書き込むために、
Ｔ／ｎ＋１の時間が割り当てられている。この実
施例では入力ハイウエイ数ｎが７であるので、
Ｔ／８が書き込み時間に割り当てられ、残りのＴ／８× ７が読み出し時間に割り当てられている。そし
て、メモリ１０ａ〜１０ｇからの情報信号の読み
出しは、時間Ｔの間に入力及び出力ハイウエイ数
と同じ７回なされる。メモリ１０ａ〜１０ｇの読
み出しのアドレス指定はランダムである。

情報メモリ１０ａ〜１０ｇの出力ラインに接続
されている第１〜第７のゲート回路１１ａ，１１
ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇは
メモリ１０ａ〜１０ｇから読み出されたパラレル
形式の情報信号を選択的に通過させるものであ
る。前段の情報メモリ１０ａ〜１０ｇの読み出し
のアドレス指定は共通になされるので、時間Ｔ中
に読み出される７つの情報信号の中に伝送不要な
ものが含まれているが、これはゲート回路１１ａ
〜１１ｇで阻止される。

ゲート回路１１ａ〜１１ｇの入力端子を共通接
続した共通伝送路１２には、７つの出力ハイウエ
イ６ａ〜６ｇに対応して第１〜第７の出力側ラツ
チ回路１３ａ，１３ｂ，１３ｃ，１３ｄ，１３
ｅ，１３ｆ，１３ｇが設けられている。この出力
側ラツチ回路１３ａ〜１３ｇは順次にラツチ動作
するように制御され、出力ハイウエイ６ａ〜６ｇ
が要求している入力ハイウエイ側の情報信号を出
力する。なお、７つのゲート回路１１ａ〜１１ｇ
と７つの出力側ラツチ回路１３ａ〜１３ｇによつ
て本発明に従う情報信号選択伝送回路が構成され
ている。

出力側ラツチ回路１３ａ〜１３ｇと出力ハイウ
エイ６ａ〜６ｇとの間に接続された第１〜第７の
パラレル／シリアル変換回路１４ａ，１４ｂ，１
４ｃ，１４ｄ，１４ｅ，１４ｆ，１４ｇは、ラツ
チ回路１３ａ〜１３ｇから得られるパラレルの情
報信号をシリアルに変換するものである。

１５は制御回路であり、入力ハイウエイ４ａ〜
４ｇから得られる交換制御信号に基づいて交換回
路の各部を制御するものである。この制御回路１
５は、f₁で示すクロツクラインでシリアル／パラ
レル変換回路８ａ〜８ｇにそれぞれ接続され、
T₈で示すラインで入力側ラツチ回路９ａ〜９ｇ
にそれぞれ接続され、で示す書き込み制御ラ
インとADで示すアドレス指定ラインとによつて
情報メモリ１０ａ〜１０ｇに接続され、D₁〜D₇
で示すラインでゲート回路１１ａ〜１１ｇに接続
され、T₁〜T₇で示すラインでラツチ回路１３ａ
〜１３ｇに接続され、f₁で示すラインでパラレ
ル／シリアル変換回路１４ａ〜１４ｇに接続され
ている。

第３図は第２図の制御回路１５を詳しく示すも
のである。なお、第３図には制御回路１５と交換
装置との関係を示すために、１ハイウエイ分に相
当する交換回路のみが示されている。f₁は基本サ
ンプリングクロツクであり、シリアル／パラレル
変換回路８ａ〜８ｇ及びパラレル／シリアル変換
回路１４ａ〜１４ｇに供給される。f₂は制御用ク
ロツクであり、周期Ｔ／ｎ＋１＝Ｔ／８を有している。

なお、本実施例では第６図に示す如くf₁＝f₂であ
る。

制御回路１５に含まれている中央処理装置即ち
CPU１６は、端末装置１ａ，１ｂ等の操作に応
答して７つの入力ハイウエイ４ａ〜４ｇから選択
された任意の入力ハイウエイを示す３ビツトの第
１の伝送制御信号（交換信号）と選択された任意
の入力ハイウエイの任意のチヤネルを示す５ビツ
トの第２の伝送制御信号とを一体化してパラレル
形式で送出し、且つ７つの出力ハイウエイ６ａ〜
６ｇから選択された任意の出力ハイウエイを示す
３ビツトの第３の伝送制御信号と選択された任意
の出力ハイウエイの任意のチヤネルを示す５ビツ
トの第４の伝送制御信号とを一体化してパラレル
形式で送出する。

CPU１６の出力段に設けられた第１のバツフ
アメモリ１７は第１及び第２の伝送制御信号又は
第３及び第４の伝送制御信号を制御メモリ１８に
書き込むためのものである。CPU１６の出力段
に設けられた第２のバツフアメモリ１９は第３及
び第４の伝送制御信号又は第１及び第２の伝送制
御信号を書き込みアドレス信号として制御メモリ
１８に供給するものである。なお、Ｒ／はバツ
フアメモリ１７，１９の書き込み及び読み出しの
制御ラインである。

制御メモリ１８は、入力ハイウエイ４ａ〜４ｇ
におけるＫ＝32チヤネル即ち情報メモリ１０ａ〜
１０ｇの32のアドレスに対応してアドレス１群か
らアドレス32群までの32のアドレス群を有し、こ
の32のアドレス群は入力及び出力ハイウエイ４ａ
〜４ｇ、６ａ〜６ｇのハイウエイ数ｎ＝７に対応
してｎ＝７のアドレスA₁，A₂，A₃，A₄，A₅，
A₆，A₇をそれぞれ含む。通信する入力ハイウエ
イと入力側チヤネルを示す第１及び第２の伝送制
御信号は、通信する出力ハイウエイと出力側チヤ
ネルを示す第３及び第４の伝送制御信号で決定さ
れたアドレスに書き込まれる。制御メモリ１８は
書き込みと読み出しとを同時に行うことが不可能
な普通の半導体メモリである。このため、情報メ
モリ１０ａ〜１０ｇに対する情報信号の書き込み
と一定の時間関係を有して第１及び第２の伝送制
御信号を制御メモリ１８に書き込み、情報メモリ
１０ａの情報信号の読み出しに一定の時間的関係
を有して制御メモリ１８の第１及び第２の伝送制
御信号を読み出す。

上述の如き書き込み制御を行うために、制御用
クロツク信号f₂が情報メモリ用のORゲート２０
の一方の入力端子に与えられていると共に、制御
メモリ用のORゲート２１の一方の入力端子にも
与えられ、更に、共通のデコーダ２２の端子T₈
がORゲート２０の他方の入力端子に接続され、
端子T₇がORゲート２１の他方の入力端子に接続
されている。ORゲート２０は第６図Ｄに示す如
く情報メモリ１０ａの書き込みのタイミングを決
めるものであり、低レベル出力の時に書き込みを
許し、高レベル出力の時に書き込みを禁止する。
もう一方のORゲート２１も第６図Ｆに示す如く
制御メモリ１８に対して同様に働く。

第１のカウンタ２３は、情報メモリ１０ａ〜１
０ｇのシーケンシヤルな書き込みアドレス回路と
して設けられたＫ・（ｎ＋１）進カウンタであり、
制御クロツク信号f₂をカウントし、これをラツチ
回路２４を介して情報メモリ１０ａ〜１０ｇに与
える。

デコーダ２２は、出力側ラツチ回路１３ａ〜１
３ｇの制御回路として機能すると共に、情報メモ
リ１０ａ〜１０ｇ及び制御メモリ１８の書き込み
制御回路としても機能する。即ち、このデコーダ
２２は８個の出力端子T₁，T₂，…T₇，T₈を有
し、カウンタ２３の出力に応答して１チヤネル時
間Ｔを８分割したタイミングで第６図Ｈに示す如
く順次に低レベル出力パルスを発生する。ORゲ
ート２０は端子T₈に接続されているので、第６
図ＨのT₈で示す低レベルパルス期間のみ情報メ
モリ１０ａ〜１０ｇに対する書き込みを許す。ま
た、ORゲート２１は端子T₇に接続されているの
で、第６図ＨのT₇で示す低レベルパルス期間の
み制御メモリ１８の書き込みを許す。

制御メモリ１８からの第１及び第２の伝送制御
信号の読み出しはシーケンシヤルに行われる。第
２のカウンタ２５はシーケンシヤルな制御メモリ
読み出しアドレス回路として設けられたＫ（ｎ＋
１）進カウンタであり、回路クロツク信号f₂をカ
ウントして読み出しアドレス信号を制御メモリ１
８に与える。この読み出しアドレス指定は、アド
レス１群のアドレスA₁からアドレス32群のアド
レスA₇まで順次になされ、且つ繰返される。

情報メモリ１０ａ〜１０ｇの読み出しアドレス
回路は制御メモリ１８により構成されている。こ
のため、制御メモリ１８の出力端子はラツチ回路
２６を介して情報メモリ１０ａ〜１０ｇに接続さ
れている。制御メモリ１８から同時に読み出され
た第１及び第２の伝送制御信号はラツチ回路２６
で分離され、第２の伝送制御信号が情報メモリ１
０ａ〜１０ｇにランダムの読み出しアドレス信号
として供給される。即ち、情報メモリ１０ａ〜１
０ｇの読み出しアドレスが入力ハイウエイから選
択されたチヤネルに対応するように指定される。

デコーダ２７は、ゲート回路１１ａ〜１１ｇの
制御回路として設けられたものであり、ラツチ回
路２６から得られる３ビツトから成る第１の伝送
制御信号をデコードして７つの出力端子D₁，D₂
…D₇に送出するものである。なお、端子D₁〜D₇
は、ゲート回路１１ａ〜１１ｇにそれぞれ接続さ
れている。第１の伝送制御信号は選択された信号
ハイウエイを示す信号であるので、選択された入
力ハイウエイに対応するゲート回路のみが導通状
態になる。また、端子D₁〜D₇から得られるゲー
ト制御信号のタイミングは、制御メモリ１８及び
情報メモリ１０ａ〜１０ｇの読み出しのタイミン
グに同期している。

カウンタ２３，２５にそれぞれ接続された初期
値設定回路２８，２９は、入力ハイウエイ４ａ〜
４ｇと出力ハイウエイ６ａ〜６ｇとのチヤネル位
相差を調整するために設けられたものであり、初
期値α、βを設定する。この実施例では第５図
Ａ，Ｂ及び第６図Ｂ，Ｉから明らかな如く、入力
ハイウエイ４ａ〜４ｇと出力ハイウエイ６ａ〜６
ｇとは同相駆動されるので、第１のカウンタ２３
と第２のカウンタ２５との間に（2T＋Ｔ／８）のカウント値の差が生じるようにα、βが決定されて
いる。（2T＋Ｔ／８）のカウント値の差は、シリアル／パラレル変換回路８ａ〜８ｇにおけるＴの遅
れ、及びパラレル／シリアル変換回路１４ａ〜１
４ｇにおけるＴの遅れ、及び第３図のラツチ回路
２６におけるＴ／８の遅れのために必要になる。

なお、初期値設定回路２８，２９は種々の初期
値α、βを設定することが出来るように構成され
ているので、入力ハイウエイ４ａ〜４ｇと出力ハ
イウエイ６ａ〜６ｇとの間に任意のチヤネル位相
差を積極的に生じさせるためにも利用することが
出来る。即ち、チヤネル位相差をχとすれば、 β−α＝（２＋χ）Ｔ＋Ｔ／２＋１を満足するようにβとαとを決定すれば、入出力
のチヤネル位相差が生じる。本実施例ではχ＝０
であるので、β−αは2T＋Ｔ／ｎ＋１＝2T＋Ｔ／８であるが、例えば１チヤネルの位相差を生じさせた
い場合には β−α＝3T＋Ｔ／ｎ＋１とすればよい。このようなチヤネル位相差は、例
えば、パラレル／シリアル変換回路１４ａ〜１４
ｇの出力段に、更に多重化する回路を付加する場
合等に要求される。この種の多重化回路で遅れが
生じても、初期値設定回路２８，２９の操作で容
易に補正することが出来る。

次に、この装置の動作を説明する。

入力ハイウエイ４ａ〜４ｇの情報信号は、第５
図Ａ及び第６図Ｂに示す如く、チヤネル単位に時
分割多重化されて伝送され、出力ハイウエイ６ａ
〜６ｇの情報信号も、第５図Ｂ及び第６図Ｉに示
す如くチヤネル単位に時分割多重化されて伝送さ
れる。シリアル／パラレル変換回路８ａ〜８ｇ
は、第６図Ｃに示す如く、シリアルの情報信号の
全部が入力した後にパラレルの情報信号を出力す
る。即ち、１チヤネル時間Ｔだけ遅れてパラレル
の信号が得られ、ラツチ回路９ａ〜９ｇでそれぞ
れラツチされる。

ラツチ回路９ａ〜９ｇにラツチされた情報信号
は情報メモリ１０ａに直ちに書き込まれず、ゲー
ト回路２０の出力が低レベルとなる期間に書き込
まれる。この書き込みのタイミングは、第５図Ｅ
及び第６図Ｄに示す如く１チヤネル時間Ｔの終り
の部分に得られる。各チヤネルの情報信号は、情
報メモリ１０ａ〜１０ｇに第４図に示す如くチヤ
ネルに対応して設けられたアドレスにシーケンシ
ヤルに書き込まれる。要するに、チヤネル１の信
号はアドレス１に、チヤネル２の信号はアドレス
２にのようにしてチヤネル32の信号まで順に書き
込まれ、一巡したら再び同様な書き込みがなされ
る。情報メモリ１０ａ〜１０ｇの書き込みアドレ
ス指定は第３図のカウンタ２３の出力に基づいて
なされる。この際、第６図ＢとＣとの比較から明
らかな如く、入力ハイウエイ４ａ〜４ｇのチヤネ
ル31が伝送されている時に、チヤネル30の信号が
情報メモリ１０ａ〜１０ｇに書き込まれる。従つ
て、カウンタ２３は入力ハイウエイ４ａ〜４ｇの
チヤネル位相と異なる位相でアドレス指定しなけ
ればならない。この位相差は初期値設定回路２８
で与える。

シーケンシヤルに書き込まれた情報信号は、制
御メモリ１８のアドレス指定に基づいてランダム
に読み出される。今、第１の入力ハイウエイ４ａ
の第１チヤネルの情報信号を第２の出力ハイウエ
イ６ｂの第32チヤネルに伝送し、同時に第２の入
力ハイウエイ４ｂの第32チヤネルの情報信号を第
１の出力ハイウエイ６ａの第１チヤネルに伝送す
る場合を例にとつて各部の動作を説明する。第４
図は上記動作を説明するために、２つの情報メモ
リ１０ａ，１０ｂと制御メモリ１５との関係及び
ゲート回路１１ａ，１１ｂ、ラツチ回路１４ａ，
１４ｂを示す。今、第１の入力ハイウエイ４ａの
第１チヤネルに対応する端末装置が発呼側となつ
て発呼信号が発生すると、発呼信号に応答して第
３図のCPU１６が制御信号を発生する。即ち、
第１の入力ハイウエイ４ａの第１チヤネルの信号
を第２の出力ハイウエイ６ｂの第32チヤネルに伝
送することを示す制御信号として、第１の入力ハ
イウエイ４ａを示す例えば〔000〕から成る３ビ
ツトの第１の伝送制御信号と、第１の入力ハイウ
エイ４ａの第１チヤネルを示す例えば〔00000〕
から成る５ビツトの第２の伝送制御信号と、第２
の出力ハイウエイ６ｂを示す例えば〔001〕から
成る３ビツトの第３の伝送制御信号と、第２の出
力ハイウエイ６ｂの第32チヤネルを示す例えば
〔11111〕から成る５ビツトの第４の伝送制御信号
とが発生する。そして、第１及び第２の伝送制御
信号は、第３及び第４の伝送制御信号で決定され
た制御メモリ１８のアドレスに書き込まれる。即
ち、第４図に示す如く、制御メモリ１８のアドレ
ス32群のアドレスA₂に第１及び第２の伝送制御
信号〔00000000〕が書き込まれる。今、一方向の
みの通信であるとすれば、制御メモリ１８に対し
て第１及び第２の伝送制御信号を書き込むのみで
十分である。しかし、電話回線のように相互に通
話したい場合には、第２の入力ハイウエイ４ｂの
第32チヤネルの情報信号を第１の出力ハイウエイ
６ａの第１チヤネルに送らなければならない。そ
こで、この例では、前述の第３及び第４の伝送制
御信号〔00111111〕が前述の第１及び第２の伝送
制御信号〔00000000〕によるアドレス指定に基づ
いて、情報メモリ１８のアドレス１群のアドレス
A₁に書き込まれる。この書き込みの場合には、
前述と逆に、第２の入力ハイウエイ４ｂを示す
〔001〕が第１の伝送制御信号となり、第32チヤネ
ルを示す〔11111〕が第２の伝送制御信号となり、
これ等が制御メモリ１８に書き込まれ、第１の出
力ハイウエイ６ａを示す〔000〕が第３の伝送制
御信号となり、第１チヤネルを示す〔00000〕が
第４の伝送制御信号となつて、制御メモリ１８の
書き込みアドレスを指定する。

制御メモリ１８からの信号の読み出しは、カウ
ンタ２５でシーケンシヤルに行われる。このアド
レス指定は第５図Ｃ及び第６図Ｇから明らかな如
く、入出力ハイウエイ４ａ〜４ｇ、６ａ〜６ｇの
チヤネルの位相よりも１チヤネル進んでなされ
る。これは、パラレル／シリアル変換回路１４ａ
〜１４ｇで１チヤネルの遅れが出るためである。
制御メモリ１８からは、第６図Ｇに示すアドレス
指定で制御信号が読み出される。そして、第５図
及び第６図のt₃₀〜t₃₁の期間でアドレス32群の中
の第２アドレスA₂が指定されると、ここから第
４図に示す如く〔00000000〕が読み出され、この
中の〔00000〕の５ビツトによつて情報メモリ１
０ａのアドレス１が指定され、アドレス１の信号
が読み出される。この時、残りの情報メモリ１０
ｂ〜１０ｇも同様にアドレス指定されるが、ゲー
ト回路１１ｂ〜１１ｇが非導通に保たれるので、
メモリ出力がここで阻止される。制御メモリ１８
のアドレス32群のアドレスA₂から読み出された
第１の伝送制御信号である〔000〕は、第３図の
デコーダ２７でデコードされ、端子D₁に制御出
力を発生し、第１の入力ハイウエイに対応するゲ
ート回路１１ａを伝送状態に制御する。アドレス
32群のアドレスA₂のアドレス指定に同期して第
１のゲート回路１１ａが信号伝送状態（導通状
態）になると、情報メモリ１０ａのアドレス１の
情報信号がゲート回路１１ａを通つて共通伝送路
１２に現われる。デコーダ２７の出力で制御され
る第２の出力側ラツチ回路１３ｂは、第６図Ｈの
T₂で示す低レベルパルスの後縁で動作し、且つ
第６図Ｇに示すアドレスA₂の読み出しに同期し
ているので、第４図に示すアドレス32群のアドレ
スA₂の読み出しに基づいて情報メモリ１０ａの
アドレス１から読み出された情報信号が、第２の
出力側ラツチ回路１３ｂでラツチされ、第２のパ
ラレル／シリアル変換回路１４ｂに送られる。

情報メモリ１０ａのアドレス１から第１チヤネ
ルの情報信号を読み出すタイミングは、第５図Ｂ
及び第６図Ｉに示す出力ハイウエイの第31チヤネ
ルの伝送時間に含まれているが、第２のパラレ
ル／シリアル変換回路１４ｂでシリアル信号に変
換するために１チヤネル時間Ｔの遅れが生じるた
め、情報メモリ１０ａのアドレス１から得られる
第１の入力ハイウエイ４ａの第１チヤネルの情報
信号は第２の出力ハイウエイ６ｂのチヤネル32の
期間（t₃₁〜t₃₂）に伝送される。この結果、第４
図で点線３０で示す通信路が形成されたのと等価
な動作状態が得られる。

一方、制御メモリ１８のアドレス１群のアドレ
スA₁が第６図Ｇのt₃₁〜t₃₂区間内でアドレス指定
されると、制御信号〔00111111〕が読み出され、
この内の５ビツトの〔11111〕が第２の情報メモ
リ１０ｂのアドレス32を指定し、この内の３ビツ
トの〔001〕がデコーダ２７でデコードされて第
２のゲート回路１１ｂを導通させる。この結果、
t₃₁〜t₃₂区間中で第２の情報メモリ１０ｂのアド
レス32から読み出された情報信号が第６図Ｈの
t₃₁〜t₃₂区間内のT₁の低レベルパルスに同期して
第２の出力側ラツチ回路１３ｂでラツチされ、パ
ラレル／シリアル変換回路１４ｂでシリアルに変
換されて１チヤネル遅れのt₃₂以後の区間即ち第
１の出力ハイウエイ６ａの第１チヤネル区間に伝
送される。この結果、第４図で鎖線３１で示す通
信路が形成されたと等価になり、第２の入力ハイ
ウエイ４ｂの第32チヤネルの情報信号が、第１の
出力ハイウエイ６ａの第１チヤネルに伝送され
る。

第１の入力ハイウエイ４ａの第１チヤネルと第
１の出力ハイウエイ６ａの第１チヤネルとの端末
装置が、第１図に示す如く共通であり、第２の入
力ハイウエイ４ｂの第32チヤネルと第２の出力ハ
イウエイ６ｂの第32チヤネルとの端末装置が共通
であるとすれば、相互に通信することが出来る。

今、２つの入力ハイウエイ４ａ，４ｂの２つの
チヤネルと２つの出力ハイウエイ６ａ，６ｂの２
つのチヤネルの接続について述べたが、残りのハ
イウエイの残りのチヤネルも同様に動作する。

本発明は上述の実施例に限定されるものでな
く、変形可能なものである。例えば、相互通信せ
ずに、一方の端末装置から他方の端末装置に一方
向のみの通信を行う場合にも勿論適用可能であ
る。また、中継用ハイウエイと中継用ハイウエイ
との間の中継交換装置にも適用可能である。ま
た、制御メモリ１８を、選択されたハイウエイを
記憶するメモリと、選択されたチヤネルを記憶す
るメモリとに分けることも可能である。また、端
末装置１ａ，１ｂ等がデジタル化された信号を送
出するものである場合にも勿論、本発明を適用す
ることが出来る。また、出力ハイウエイの数が入
力ハイウエイよりも少ない場合にも適用可能であ
る。

〔発明の効果〕

上述から明らかな如く、本願の第１番目の発明
では、１チヤネル時間Ｔの間に入力ハイウエイの
数ｎに相当する回数の読み出しを行うので、情報
メモリの利用率が向上する。この結果、少ない情
報メモリで多くのハイウエイの多くのチヤネルの
情報の選択的伝送及び交換を行うことが出来る。

本願の第２番目の発明では、情報メモリの全ア
ドレスに対応したアドレスを有する制御メモリを
設け、この制御メモリに情報メモリのアドレス信
号を書き込むと共に、情報メモリの出力段のゲー
ト回路を制御するための制御信号を書き込むよう
にしたので、情報メモリからの必要な情報の読み
出しに同期してゲート回路を容易に制御すること
が出来る。即ち、選択された入力ハイウエイの選
択されたチヤネルの情報信号を選択された出力ハ
イウエイの選択されたチヤネルに比較的簡単な回
路で容易に伝送することが出来る。

【図面の簡単な説明】

第１図は本発明の実施例に係わる電話通信網を
示すブロツク図、第２図は第１図の交換装置を示
すブロツク図、第３図は第２図の制御回路を詳し
く示し且つ交換回路の一部のみを示すブロツク
図、第４図は第２図及び第３図の装置による情報
信号の交換を原理的に示すブロツク図、第５図は
第２図及び第３図の装置における各部の時間関係
を原理的に示す図、第６図は第２図及び第３図の
各部の時間関係を示す波形図である。１ａ，１ｂ，２ａ，２ｂ……端末装置、３ａ，
３ｂ……多重化回路、４ａ〜４ｇ……入力ハイウ
エイ、５……交換装置、６ａ〜６ｇ……出力ハイ
ウエイ、８ａ〜８ｇ……シリアル／パラレル変換
回路、９ａ〜９ｇ……入力側ラツチ回路、１０ａ
〜１０ｇ……情報メモリ、１１ａ〜１１ｇ……ゲ
ート回路、１３ａ〜１３ｇ……出力側ラツチ回
路、１４ａ〜１４ｇ……パラレル／シリアル変換
回路、１５……制御回路、１６……CPU、１８
……制御メモリ、２８，２９……初期値設定回
路。

Claims

【特許請求の範囲】１Ｋチヤネル（但しＫは２以上の整数）の情報
信号が時分割多重化されて伝送されるｎ個（但し
ｎは２以上の整数）の入力ハイウエイから選択さ
れた任意のハイウエイ、任意のチヤネルの情報信
号を、Ｋチヤネルの情報信号が時分割多重化され
て伝送されるｍ個（但しｍはｎ≧ｍを満足する整
数）の出力ハイウエイから選択された任意のハイ
ウエイ、任意のチヤネルに伝送する装置であり、前記ｎ個の入力ハイウエイに対応してそれぞれ
設けられ、それぞれが前記Ｋチヤネルの情報信号
を記憶するためにＫ個のアドレスを有しているｎ
個の情報メモリと、前記選択された任意の入力ハイウエイに対応す
る前記情報メモリにおける前記選択された任意の
入力側チヤネルに対応するアドレスから読み出し
た情報信号を前記選択された任意の出力ハイウエ
イ、任意のチヤネルに選択的に伝送するための情
報信号選択伝送回路と、前記ｎ個の情報メモリに前記ｎ個の入力ハイウ
エイの情報信号をシーケンシヤルに書き込むよう
に前記ｎ個の情報メモリの書き込みアドレスを指
定し、前記入力ハイウエイ及び出力ハイウエイで
の１チヤネルの情報信号伝送時間Ｔ中に前記ｎ個
の情報メモリから前記情報信号をそれぞれｎ回読
み出すように前記ｎ個の情報メモリの読み出しを
制御し、前記選択された任意の入力ハイウエイを
示す第１の伝送制御信号と前記選択された任意の
入力ハイウエイの任意のチヤネルを示す第２の伝
送制御信号と前記選択された任意の出力ハイウエ
イを示す第３の伝送制御信号と前記選択された任
意の出力ハイウエイの任意のチヤネルを示す第４
の伝送制御信号とに基づいて、前記選択された任
意の入力側チヤネルに対応した前記情報メモリの
アドレスから前記情報信号を読み出すように前記
ｎ個の情報メモリの読み出しアドレスをそれぞれ
指定し、且つ前記選択された任意の出力ハイウエ
イの選択された任意のチヤネルに、前記選択され
た任意の入力ハイウエイの選択された任意のチヤ
ネルに対応する前記情報メモリのアドレスの情報
信号を与えるように前記ｎ個の情報メモリ及び前
記情報信号選択伝送回路を制御する制御回路とを具備していることを特徴とする時分割情報伝送
装置。２Ｋチヤネル（但しＫは２以上の整数）のシリ
アルな情報信号が時分割多重化されて伝送される
ｎ個（但しｎは２以上の整数）の入力ハイウエイ
から選択された任意のハイウエイ、任意のチヤネ
ルの情報信号を、Ｋチヤネルのシリアルな情報信
号が時分割多重化されて伝送されるｍ個（但しｍ
はｎ≧ｍを満足する整数）の出力ハイウエイから
選択された任意のハイウエイ、任意のチヤネルに
伝送する装置であり、前記ｎ個の入力ハイウエイにそれぞれ接続され
たｎ個のシリアル／パラレル変換回路と、前記ｎ個のシリアル／パラレル変換回路から得
られるｎ個のパラレル形式の情報信号をそれぞれ
ラツチするためのｎ個の入力側ラツチ回路と、前記ｎ個の入力側ラツチ回路に対応してそれぞ
れ設けられ、それぞれが前記Ｋチヤネルの情報信
号を記憶するためにＫ個のアドレスを有している
ｎ個の情報メモリと、前記ｎ個の情報メモリから得られるｎ個のパラ
レル形式の情報信号の伝送を選択的に制御するた
めに前記ｎ個の情報メモリにそれぞれ接続され且
つそれぞれの出力端子が共通接続されているｎ個
のゲート回路と、前記ｎ個の出力ハイウエイに対応するように前
記ｎ個のゲート回路にそれぞれ接続されたｍ個の
出力側ラツチ回路と、前記ｍ個の出力側ラツチ回路と前記ｍ個の出力
ハイウエイとの間にそれぞれ設けられたｍ個のパ
ラレル／シリアル変換回路と、前記ｎ個の情報メモリに前記パラレル形式の情
報信号をシーケンシヤルに書き込むためのアドレ
ス指定を行うための書き込みアドレス指定回路
と、前記ｎ個の情報メモリの読み出しアドレス指定
を行うために、前記Ｋ個のアドレスに対応してＫ
個のアドレス群を有し、このＫ個のアドレス群が
前記入力ハイウエイの数に対応したｎ個のアドレ
スをそれぞれ含む制御メモリと、前記選択された任意の入力ハイウエイを示すパ
ラレル形式の第１の伝送制御信号と前記選択され
た任意の入力ハイウエイの任意のチヤネルを示す
パラレル形式の第２の伝送制御信号とを、前記選
択された任意の出力ハイウエイを示すパラレル形
式の第３の伝送制御信号と前記選択された任意の
出力ハイウエイの任意のチヤネルを示すパラレル
形式の第４の伝送制御信号とに基づく書き込みア
ドレス指定によつて前記制御メモリの前記選択さ
れた任意の出力側チヤネルに対応する前記アドレ
ス群の中の前記選択された任意の出力ハイウエイ
に対応するアドレスに書き込むための伝送制御信
号書き込み制御回路と、前記入力及び出力ハイウエイのＫチヤネルの情
報信号の伝送と前記制御メモリのＫ個のアドレス
群の読み出しアドレス指定との間に一定の時間関
係を有して前記制御メモリをシーケンシヤルにア
ドレス指定する制御メモリ読み出しアドレス指定
回路と、前記制御メモリから読み出された前記第２の伝
送制御信号に基づいて前記選択された任意の入力
側チヤネルに対応した前記情報メモリのアドレス
を指定する読み出しアドレス指定回路と、前記制御メモリから読み出された前記第１の伝
送制御信号に基づいて前記選択された任意の入力
ハイウエイに対応する前記ゲート回路を信号伝送
状態にするためのゲート制御回路と、前記選択された任意の出力ハイウエイ及び任意
の出力側チヤネルに対応する前記制御メモリのア
ドレスの読み出しアドレス指定に同期して前記出
力側ラツチ回路をラツチ動作させる出力側ラツチ
制御回路とを具備していることを特徴とする時分割情報伝送
装置。３前記情報メモリの前記書き込みアドレス指定
回路は、クロツク信号をカウントし、その出力に
基づいて前記情報メモリの書き込みアドレスをシ
ーケンシヤルに指定する第１のカウンタと、この
第１のカウンタの初期値を変化させる第１の初期
値設定回路とを含むものであり、前記制御メモリ読み出しアドレス指定回路は、
前記クロツク信号をカウントし、その出力に基づ
いて前記制御メモリの読み出しアドレスをシーケ
ンシヤルに指定する第２のカウンタと、この第２
のカウンタの初期値を変化させる第２の初期値設
定回路とを含むものである特許請求の範囲第２項
記載の時分割情報伝送装置。