JPS62222799A

JPS62222799A - 高速時分割通話路装置

Info

Publication number: JPS62222799A
Application number: JP3200986A
Authority: JP
Inventors: Yuji Kato; 祐司加藤; Toshio Shimoe; 敏夫下江
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-02-18
Filing date: 1986-02-18
Publication date: 1987-09-30
Anticipated expiration: 2010-06-05
Also published as: JPH0752991B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要〕通話路メモリと、その通話路メモリを制御する制御回路
とを組として、多重度Ｎとチャネル数ｍとに対応して複
数組設け、制御回路間はデータとクロック信号とを転送
し、そのデータを受信した制御回路は受信したクロック
信号によってリタイミングして、それぞれの通話路メモ
リの制御を行うもので、分割制御の為にリタイミング区
間の布線長を短くでき、タイミングのばらつきが少なく
、通話路メモリの絶対遅延を補償したクロック信号によ
ってリタイミングを行うことにより、通話路メモリの動
作限界近くの速度で高速動作させることが可能となる。

〔産業上の利用分野〕

本発明は、通話路メモリの動作限界近い超高速で動作さ
せて、タイムスロットの交換制御を行う高速時分割通話
路装置に関するものである。

半導体技術の進歩により高速動作のメモリが開発され、
通話路メモリとして使用することにより、高速動作の時
分割通話路装置を実現することができる。しかし、数１
００ＭＨｚ以上で動作させる場合は、布線の長さのばら
つきによる遅延のばらつきを無視できなくなり、高速動
作のメモリの特性を充分に利用できなくなる。従って、
大容量の時分割通話路装置を実現することが容易でない
ものであった。

〔従来の技術〕

高速動作のメモリは、現在２５６Ｘ４ビット程度の容量
のものが一般的であり、このようなメモリチップで１０
２４Ｘ８ビツトの時分割通話路装置を構成する場合、８
個のメモリチップで通話路メモリが構成されることにな
る。時分割通話路装置は、時間スイッチＴと空間スイッ
チＳとの組合せにより、Ｔ−３−Ｔ、５−Ｔ−３，Ｔ−
３−Ｔ−８等の各種の構成があり、時間スイッチＴを１
個の通話路メモリで構成するのが一般的である。

しかし、更に高速化が要望されるところから、２個の通
話路メモリで構成し、フレーム周期で交互にライトモー
ドとリードモードとに切替えて、タイムスロットの交換
を行い、通話路メモリの動作速度の２倍の交換処理速度
とする構成が知られている。第１１図はこのような従来
の時分割通話装置のブロック図を示すものである。

第１１図に於いて、７１．７２は、例えば、それぞれ１
０２４Ｘ８ビツトの容量の通話路メモリ、７３はタイム
スロットの交換情報が書込まれる制御メモリ、７４はア
ドレスを発生する為のカウンタ、７５〜７７はセレクタ
、７８〜８５はフリップフロップである。一方の通話路
メモリ７１にセレクタ７６を介してカウンタ７４からの
アドレス信号が加えられて、シーケンシャルライトによ
るデータの書込みが行われ、その間に、他方の通話路メ
モリ７２にセレクタ７７を介して制御メモリ７３からの
アドレス信号が加えられて、ランダムリードによるデー
タの読出しが行われ、読出されたデータはセレクタ７５
を介して出力される。

このライトモードとリードモードとは、例えば、１０２
４チヤネルの周期で切替えられる。

フリップフロップ７８〜８５は、それぞれリタイミング
を行う為のものであり、図示を省略した制御装置からの
クロック信号によって動作され、又セレクタ７５〜７７
も制御装置からの制御信号によって１０２４チヤネルの
周期で切替制御される。

又２Ｍｂ／Ｓの１０２４多重を実現する為に、前述のよ
うに２５６Ｘ４ビツトのメモリチップを使用し、２５６
Ｍｂ／Ｓの８ビット並列処理を行う通話路メモリ７１．
７２を構成する場合、１６個のメモリチップが必要とな
る。

このようなメモリチップを用いた場合、第１２図に示す
実装構造となる。即ち、第１１図に於けるカウンタ７４
．セレクタ７５〜７７、フリップフロップ７８〜８５等
を含めて集積化した制御部９０の周囲に、通話路メモリ
７１．７２を構成するメモリチップ９１〜１０６を配置
し、各メモリチップ９１〜１０６を制御部９０で制御し
て、タイムスロットの交換が行われることになる。

〔発明が解決しようとする問題点〕

通話路メモリを１面から第１１図に示すように２面の構
成とすることにより、高速処理が可能となる。しかし、
増設する場合でも、増設容量に対応して２面の通話路メ
モリを設ける必要があり、大型化すると共に高価となる
欠点がある。

又高速動作のメモリチップは、大容量化が困難であるか
ら、通話路メモリを構成する場合に、複数個のメモリチ
ップを用いることになる。制御部９０では、所定の指定
したメモリチップにφ０のタイミングで書込みを行い、
φ１のタイミング読出しを行い、制御部９０内のクロッ
ク信号によってリタイミングを行うものである。従って
、各メモリチップ９１〜１０６は、φ０．φ１のタイミ
ングに同期して動作する必要がある。

しかし、各メモリチップ９１〜１０６と制御部９０との
間の布線距離が異なることによる伝搬遅延の相違により
、同期動作が困難となる。又総て等長布線を施した場合
でも、各メモリチップのアドレスタイムによる絶対遅延
及びそのばらつきにより、高速動作に於ける同期動作は
困難となる。

又等長布線を行うことは、局部的な布線集中が生じる場
合が多く、実現することは困難となる。

本発明は、通話路メモリの動作限界近い速度の動作を可
能とし、超高速でタイムスロットの交換を可能とするこ
とを目的とするものである。

〔問題点を解決するための手段〕

本発明の高速時分割通話路装置は、パイプライン的に制
御回路と通話路メモリとを接続するものであり、第１図
を参照して説明する。

多重度をＮ、チャネル数をｍとした時に、少なくとも（
Ｎ／ｍ）＋　ｌ　＝ｎ個の通話路メモリＭ１〜Ｍｎと、
各通話路メモ’ＪＭＩ−Ｍｎ対応の制御回路ＣＣＩ〜Ｃ
Ｃｎとを設けて、データとクロック信号とを転送し、デ
ータを受信した制御回路は受信したクロック信号により
リタイミングして処理し、各制御回路ＣＣ１’＝ＣＣｎ
により、それぞれの通話路メモリＭ１〜Ｍｎをシーケン
シャルライト・ランダムリードで制御して、タイムスロ
ットの交換を行わせるものである。

更に、ｎ個の通話路メモリＭ１〜Ｍｎのうちの少なくと
も１個を順次選択し、シーケンシャルライトによりデー
タの書込みを行わせ、他の通話路メモリをランダムリー
ドにより所定のタイムスロットにデータの読出しを行わ
せるものである。

〔作用〕

各制御回路ＣＣＩ〜ＣＣｎに対応して通話路メモリＭ１
〜Ｍｎが設けられており、又各制御回路ＣＣ１〜ＣＣｎ
でリタイミングを行うものであるから、リタイミング区
間の長さが短く、ばらつきが少なくなる。又通話路メモ
リＭ１〜Ｍｎの絶対遅延を補償したクロック信号でリタ
イミングできることにより、通話路メモリＭ１〜Ｍｎの
動作速度の限界近くで動作させることが可能となる。

又少なくとも１個の通話路メモリを順次選択してシーケ
ンシャルライトによりデータを書込み、他の通話路メモ
リをランダムリードによりデータの読出しを行わせて、
タイムスロットの交換を行うもので、制御回路と通話路
メモリとを組として、順次増設することが可能となる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の一実施例のブロック図であり、３個の
通話路メモリ１〜３と、３個の制御回路４〜６とにより
構成した場合を示し、７は制御メモリである。５１２チ
ヤネルの多重度を得る場合に、２５６チヤネル分の通話
路メモリを用いると、（５１２／２５６）　＋１＝３と
なり、３個の通話路メモリ１〜３によって構成されるこ
とになり、各通話路メモリ１〜３は、それぞれ２５６Ｘ
４ビツト構成のメモリチップを２個用いて構成されるこ
とになる。

又ＣＴは制御線、ＯＨＷは出ハイウェイ、Ｉ　ＨＷは入
ハイウェイ、ＣＬはクロック線であり、これらの線によ
って各制御回路４〜６は直列的に接続され、又各制御回
路４〜６に通話路メモリ１〜３が接続される。制御回路
４〜６から通話路メモリ１〜３には、それぞれアドレス
信号ＡＤＲ，書込イネーブル信号ＷＥ、書込データＤｉ
ｎが加えられ、又読出データＤｏｕｔを受信する。

各制御回路４〜６は、制御線ＣＴ、出ハイウェイＯＨＷ
、入ハイウェイＩＨＷを介して入力された信号を、それ
ぞれクロック線ＣＬを介して受信したクロック信号によ
ってリタイミングして処理し、−次の制御回路へデータ
等を転送する時に、クロック信号をクロック線ＣＬを介
して同時に転送するものである。

各通話路メモリ１〜３は、シーケンシャルライト・ラン
ダムリードによる制御でタイムスロットの交換処理を行
うもので、ランダムリードのアドレス信号は制御メモリ
７から制御線ＣＴを介して各制御回路４〜６に転送され
、シーケンシャルライトのアドレス信号は、制御回路４
〜６に於けるカウンタから出力される。又３個の通話路
メモリ１〜３のうちの１個の通話路メモリが順次選択さ
れてシーケンシャルライトによるデータの書込みの為の
書込イネーブル信号ＷＥが加えられ、他の通話路メモリ
は、ランダムリードによる読出しの制御が行われる。

従って、成る周期で通話路メモリ１に制御回路４を介し
てデータがシーケンシャルライトによって書込まれると
、その間に、通話路メモリ２．３から制御回路５，６の
制御により、先に書込まれたデータがランダムリードに
よって所定のタイムスロットに読出される。従って、入
ハイウェイ■ＨＷを介して制御回路４に入力されたデー
タは、制御回路６の出ハイウェイＯＨＷからタイムスロ
ット交換されて出力される。

第３図は本発明の制御回路の要部ブロック図であり、１
０は通話路メモリ、１１．１２はセレクタ、１３はデコ
ーダ、１４はシーケンシャルライトのアドレス信号を発
生する為のカウンタ、１５〜２１はフリップフロップ、
２２．２３はゲート回路である。制御線ＣＴ、出ハイウ
ェイＯＨＷ、入ハイウェイＩＨＷを介して入力されるデ
ータは、それぞれフリップフロップ１５〜１７に加えら
れ、クロック線ＣＬを介して入力されて、ゲート回路２
２を介したクロ・ツク信号によってリタイミングされる
。

シーケンシャルライトにより通話路メモリ１０を制御す
る場合は、制御線ＣＴを介して転送される制御信号をデ
コーダ１３でデコードしてセレクタ１１を制御し、カウ
ンタ１４からのアドレス信号を選択して通話路メモリ１
０に加える。このカウンタ１４は、クロック線ＣＬを介
して加えられるクロック信号をカウントし、又フレーム
信号によりリセットを行って、シーケンシャルライト・
アドレス信号を発生するものである。

又入ハイウェイＩＨＷを介して入力されたデータを通話
路メモリ１０に加えて、シーケンシャルライトによるデ
ータの書込みを行う。この場合、書込イネーブル信号の
図示を省略しているが、例えば、デコーダの出力を利用
することができる。

又出ハイウェイＯＨＷを介して入力されたデータは、セ
レクタ１２を介して次の制御回路へ出ハイウェイを介し
て転送される。このセレクタ１２もデコーダ１３の出力
によって選択制御させることができる。

又ランダムリードにより通話路メモリ１０からデータを
読出す場合は、制御線ＣＴを介して転送される制御信号
をデコーダ１３でデコードしてセレクタ１１を制御線Ｃ
Ｔ側に切替え、制御線ＣＴを介して転送されるランダム
リード・アドレス信号を通話路メモリ１０に加え、それ
によって続出されたデータをフリップフロップ１日でリ
タイミングし、セレクタ１２を介して次の制御回路へ出
ハイウェイを介して転送される。

次の制御回路へはフリップフロップ１９〜２１を介して
転送され、そのフリップフロップ１９〜２１にゲート回
路２３を介して加えるクロック信号を、次の制御回路へ
転送するものである。

第４図はチャネル構成説明図であり、■フレームＦがＯ
〜５１１のチャネルから構成される場合に、Ｆ／２のブ
ロック周期Ｔの前半をチャネルブロックＣＢ　Ｏ，後半
をチャネルブロックＣＢＩとする。

第５図は通話路メモリ動作説明図であり、ＯＷはチャネ
ルブロックＣＢＯの書込み、１ｗはチャネルブロックＣ
ＢＩの書込み、ＯＲはチャネルブロックＣＢＯの読出し
、ＩＲはチャネルブロックＣＢＩの読出しを示し、１〜
３は第２図に示す通話路メモリ１〜３を示す。又０．Ｔ
、２Ｔ、３Ｔ、４Ｔ、５Ｔは時間の経過を示す。

時刻０に於いて、通話路メモリ１はシーケンシャルライ
トによりチャネルブロックＣＢＯの書込み（ＯＷ）を行
い、通話路メモリ２．３はランダムリードにより前のフ
レームＦのチャネルブロックＣＢＯ，ＣＢＩの読出しく
ＯＲ，ＩＲ）を行うもので、制御回路４では、セレクタ
１１　（第３図参照）を介してカウンタ１４からのアド
レス信号が通話路メモリに加えられ、入ハイウェイＩＨ
Ｗを介して入力されたチャネルブロックＣＢＯがシーケ
ンシャルライトによって書込まれる。又出ハイウェイＯ
ＨＷを介して入力されたデータは、セレクタ１２を介し
て次の制御回路へ転送され、制？１ｊｌＣＴ、出ハイウ
ェイＯＨＷ及び入ハイウェイＩＨＷから次の制御回路へ
は、フリップフロップ１９〜２１によりリタイミングさ
れて、クロック信号と共に転送される。

又制御回路５．６では、制＜Ｂ　’ｌｔｔ’Ａ　ＣＴを
介して転送されたアドレス信号がセレクタ１１を介して
通話路メモリに加えられ、読出されたデータはフリップ
フロップ１８で一旦リタイミングされ、セレクタ１２を
介して出ハイウェイにより次の制御回路へ転送される。

次の時刻Ｔに於いては、通話路メモリ２はチャネルブロ
ックＣＢＩの書込み（ＩＷ）を行い、通話路メモリ１は
先に書込んだチャネルブロックＣＢＯの読出し、通話路
メモリ３は前のフレームＦのチャネルブロックＣＢ１の
読出しを継続して行う。次の時刻２Ｔに於いては、通話
路メモリ３はチャネルブロックＣＢＯの書込み、通話路
メモリ１．２はチャネルブロックＣＢＯ，ＣＢＩの読出
しを行う。以下同様にして、順次１個の通話路メモリが
選択されて、一つのチャネルブロックがシーケンシャル
ライトにより書込まれ、他の通話路メモリはランダムリ
ードにより、それぞれ先に書込まれたチャネルブロック
の読出しが行われる。

そして、時刻θ〜５Ｔを１サイクルとして同一の書込み
読出しの制御が繰り返し行われる。

第６図は通話路メモリの動作タイムチャートを示し、Ｉ
ＨＷは入ハイウェイ、Ｍ１〜Ｍ３は通話路メモリ、ＯＨ
Ｗは出ハイウェイに於ける動作を示すものである。チャ
ネルブロックＣＢＯ，ＣＢ１によりｌフレームＦが形成
され、最初は第５図に於ける時刻Ｏに相当し、通話路メ
モリＭ１がチャネルブロックＣＢＯの書込み（ＯＷ）を
行い、通話路メモリＭ２は前のフレームのチャネルブロ
ックＣＢＯの読出しくＯＲ）を行い、通話路メモＩＪ　
Ｍ　３は前のフレームのチャネルブロックＣＢＩの読出
しくＩＲ）を行う。それによって、出ハイウェイＯＨＷ
には、通話路メモリＭ２．Ｍ３からランダムリードによ
って読出されたデータが配列されて、■フレームの前半
のチャネルブロックを形成することになる。

第５図に於ける時刻Ｔに相当する時刻では、チャネルブ
ロックＣＢＩが通話路メモリＭ２に書込まれ（ＩＷ）、
通話路メモリＭ１からチャネルブロックＣＢＯの読出し
くＯＲ）、通話路メモリＭ３からチャネルブロックＣＢ
Ｉの読出しくＩＲ）が行われる。以下同様にして順次１
個の通話路メモリに対してチャネルブロックのシーケン
シャルライトによる書込みが行われ、他の２個の通話路
メモリからランダムリードによる読出しが行われて、タ
イムスロットの交換が行われる。実線矢印は、チャネル
ブロックＣＢＯ，ＣＢＩの書込みを示し、又鎖線矢印は
読出しを示す。

前述の実施例に於いては、３個の通話路メモリ１〜３を
設けた場合を示すものであるが、通話路メモリと制御回
路とを組として、１組増設した場合は、通話路メモリが
４個（Ｍｌ〜Ｍ４）となり、第７図に示すように、入ハ
イウェイＩＨＷ上のフレームＦを３分割し、チャネルブ
ロックＣＢＯ、ＣＢＩ、ＣＢ２とする。又通話路メモリ
Ｍ１〜Ｍ４は、図示のように、最初の入ハイウェイＩＨ
ＷのチャネルブロックＣＢＯを通話路メモリＭ１に書込
んでいる時（ＯＷ）に、通話路メモリＭ２〜Ｍ３からチ
ャネルブロックＣＢＯ〜ＣＢ３の読出しくＯＲへ２Ｒ）
を行う。次の入ハイウェイＩＨＷのチャネルブロックＣ
Ｂ１を通話路メモリＭ２に書込み（ＩＷ）、他の通話路
メモリＭｌ、Ｍ３、Ｍ４から読出しを行う。以下順次通
話路メモｌＪＭ３．Ｍ４・・・に人ハイウェイＩＨＷの
チャネルブロックＣＢ２．ＣＢＯ，・・・が書込まれる
。

又出ハイウェイＯＨＷには、３個の通話路メモリから読
出されたデータが所定のタイムスロットに配列されて出
力されることになる。

又１フレームＦを４分割した時は、５個の通話路メモリ
Ｍ１〜Ｍ５とそれに対応する制御回路とを設ければ良い
ことになる。

第８図はタイムスロット交換動作説明図であり、第２図
に示す構成に対する簡単化した一例を示すものである。

なお、簡単化の為に、制御回路（ＣＣ）間の各信号は、
制御回路に於いて１クロツクのみの遅延を受け、通話路
メモリの出力は、更に制御信号に対して１クロツクの遅
延を受けるものとする。入ハイウェイＩＨＷの１フレー
ムＦが８タイムスロツトＯ〜７で構成された場合、出ハ
イウェイＯＨＷに、０１２５３４７６の順のタイムスロ
ットに交換する場合を示し、入ハイウェイＩＨＷの１フ
レームＦは、４タイムスロツト毎に分割され、第４図に
示すチャネルブロックＣＢＯとＣＢＩとなる。

この人ハイウェイＩＨＷのタイムスロット０〜７は、縦
続接続された制御回路ＣＣＩ〜ＣＣ３に於いて、それぞ
れ１タイムスロツト遅れてリタイミングされることにな
る。又Ｍ　Ｉ　Ｄ　ｉ　ｎ＝Ｍ３　Ｄｉｎは、制御回路
ＣＣＩ〜ＣＣ３対応の通話路メモリＭ１〜Ｍ３ヘシーケ
ンシャルライトによる入力タイムスロットを示し、又Ｍ
ＩＤｏｕｔ〜Ｍ３Ｄｏｕｔは、ランダムリードによる続
出タイムスロットを示す。各続出タイムスロットの配列
により出ハイウェイＯＨＷにタイムスロットが交換され
て出力される。

入ハイウェイＩＨＷのタイムスロットは、順次１タイム
スロツト遅れて制御回路ＣＧＩ〜ＣＣ３で処理されるの
で、ＭＩ　Ｄ　ｉ　ｎ＝Ｍ３Ｄ　ｉ　ｎに示すように、
通話路メモリＭ１にタイムスロット０〜３が書込まれ、
１タイムスロフト遅れて通話路メモリＭ２にタイムスロ
ット４〜７が書込まれ、更に１タイムスロツト遅れて通
話路メモリＭ３に次のフレームのタイムスロット０〜３
が書込まれる。

通話路メモリＭ１にタイムスロットθ〜３が書込まれて
いる期間に、通話路メモリＭ２．Ｍ３はランダムリード
により読出されるもので、前のフレームのタイムスロッ
トＯ〜３が通話路メモリＭ２に書込まれ、タイムスロッ
ト４〜７が通話路メモリＭ３に書込まれているとすると
、通話路メモリＭ２からタイムスロット０．１．２．３
が読出され、通話路メモリＭ３からタイムスロット４゜
５．６．７が読出される。

通話路メモリＭ２から読出したデータは、制御回路ＣＣ
２でリタイミングし、次の制御回路ＣＣ３でリタイミン
グし、更に出ハイウェイＯＨＷに送出する時にリタイミ
ングするので、３タイムスロット分遅延し、矢印で示す
ように、出ハイウェイＯＨＷに送出される。又通話路メ
モリＭ３から読出したデータは、制御回路ＣＣ３でリタ
イミングし、出ハイウェイＯＨＷに送出する時にリタイ
ミングするので、２タイムスロット分遅延したものとな
り、通話路メモリＭ２．Ｍ３から同時刻にタイムスロッ
ト３，５の読出しが行われても、出ハイウェイＯＨＷ上
では、タイムスロット交換された所定の順序となる。

通話路メモリＭｌに書込まれたタイムスロットθ〜３は
、鎖線矢印で示すように、通話路メモリＭ２にタイムス
ロット４〜７が書込まれている期間に、指定されたタイ
ムスロットとなるように読出される。前述のようにして
、入ハイウェイＩＨＷのタイムスロット０〜７は、出ハ
イウェイＯＨＷに、０１２５３４７６のタイムスロット
に交換されて出力される。

第９図は本発明の他の実施例のブロック図であり、３１
〜３３は制御回路、３４〜３６は通話路メモリである。

この実施例は、制御回路間を通話路メモリを介して接続
した場合を示し、データとクロック信号とを転送して、
各制御回路でリタイミングを行い、通話路メモリによる
絶対遅延を補償し、パイプライン的に処理してタイムス
ロットの交換を行うものである。その場合、前述の実施
例と同様に、例えば、第４図及び第５図を用いて説明し
たように、順次１個の制御回路が選択されて、通話路メ
モリに対してシーケンシャルライトによりデータを書込
み、他の２個の制御回路により通話路メモリからランダ
ムリードによりデータを読出して、タイムスロット交換
を行うものである。

第１０図は第９図に於ける制御回路３１〜３３の要部ブ
ロック図であり、４１．４２はセレクタ、４３はカウン
タ、４４〜５４はフリップフロップ、５５〜５７はそれ
ぞれ所定の遅延時間を有するゲート回路、５８は通話路
メモリである。又ＣＴはランダムリード・アドレス信号
等を制御メモリから転送する制？１１！、ＯＨＷは出ハ
イウェイ、ＭＯは前段の通話路メモリの出力線、ＦＬは
フレームパルスを転送する信号線、ＩＨＷは入ハイウェ
イ、ＣＬはクロック信号を転送する信号線であり、カウ
ンタ４３は、フレームパルスによってリセットされ、ク
ロック信号をカウントして、シーケンシャルライト・ア
ドレス信号を出力するものである。

前段の制御回路からクロック信号と共に転送されたデー
タは、フリップフロップ４４〜４８によりリタイミング
される。又前段の通話路メモリから出力線ＭＯを介して
転送されたデータは、その通話路メモリのアクセスタイ
ムによる絶対遅延を補償する為、ゲート回路５６を介し
たクロック信号を用いて、フリップフロップ４９により
一旦リタイミングし、更に制御回路内で使用するゲート
回路５５からのクロック信号を用いてフリップフロップ
４６によりリタイミングすることになる。

即ち、ゲート回路５６の遅延時間を、通話路メモＩＪ５
８の絶対遅延時間に相当して選定することになる。

又次段の制御回路へ転送する場合は、フリップフロップ
５０〜５４によってリタイミングして、クロック信号と
共に転送する。従って、通話路メモリ５８には、フリッ
プフロップ５２を介したアドレス信号と、フリップフロ
ップ５４を介したデータとのタイミングを合わせること
ができ、文通話路メモリ５８から読出したデータは出力
線ＭＯを介して次段の制御回路へ転送され、その出力線
ＭＯを介して転送されたデータは、前述のように、フリ
ップフロップ４９により通話路メモリ５８の絶対遅延を
補償するりタイミングが行われる。

従って、制御回路と通話路メモリとを組として、最適な
タイミングでデータの書込み及び読出しを行って、タイ
ムスロットの交換が可能となる。

前述のシーケンシャルライトにより通話路メモリを制御
する制御回路に於いては、セレクタ４１によりカウンタ
４３からのアドレス信号が選択されて通話路メモリ５８
に加えられ、入ハイウェイＩＨＷを介して転送されたデ
ータが通話路メモリ５８に書込まれる。又セレクタ４２
は、前段の制御回路からの出ハイウェイＯＨＷと前段の
通話路メモリの出力′４ＩＡＭＯとの選択を行うもので
、前段の通話路メモリの続出タイムスロットに対応して
制御される。

又ランダムリードにより通話路メモリを制御する制御回
路に於いては、セレクタ４１により制御線ＣＴを介して
転送されるアドレス信号が選択されて通話路メモリ５８
に加えられ、読出されたデータは出力線ＭＯを介して次
段の制御回路へ転送される。又セレクタ４２は、前述の
制御回路と同様に、前段の通話路メモリの続出タイムス
ロットに対応して選択制御される。

この実施例に於いても、制御回路と通話路メモリとを組
として増設することができるもので、システムの拡張が
容易となる。

〔発明の効果〕

以上説明したように、本発明は、制御回路と通話路メモ
リとを組として、データとクロック信号とを転送し、各
制御回路でリタイミングを行って通話路メモリを制御す
るものであり、制御回路は′＃１続接続されているので
、布線が局部的に集中することなく、布線が容易となる
。又布線の長さのばらつき及び通話路メモリの絶対遅延
のばらつきがあったとしても、各制御回路でリタイミン
グを行うことにより、メモリチップの動作限界近い速度
で制御することが可能となり、超高速でタイムスロット
の交換を行わせることができる。

又制御回路と通話路メモリとを組として増設することが
できるから、経済的な構成でシステム拡張が可能となる
。又シーケンシャルライトにより書込みを行っている間
に、他の通話路メモリからランダムリードにより所定の
タイムスロットからデータを読出すもので、バイブライ
ン的に入ハイウェイＩＨＷからのデータが転送され、出
ハイウェイＯＨＷからタイムスロットが交換されたデー
タが出力されることになる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の一
実施例のブロック図、第３図は本発明の一実施例の制御
回路の要部ブロック図、第４図はチャネル構成説明図、
第５図は通話路メモリ動作説明図、第６図及び第７図は
それぞれ通話路メモリの動作タイムチャート、第８図は
タイムスロット交換動作説明図、第９図は本発明の他の
実施例のブロック図、第１０図は本発明の他の実施例の
制御回路の要部ブロック図、第１１図は従来の時分割通
話路装置のブロック図、第１２図は従来の通話路メモリ
の実装説明図である。Ｍｌ　〜Ｍｎ、　　１〜３．　１０．　３４〜３６．　
５８は通話路メモリ、ＣＣ１〜ＣＣｎ、４〜６．３１〜
３３は制御回路、７は制御メモリ、１１，１２．４１．
４２はセレクタ、１４．４３はカウンタ、１５〜２１．
４４〜５４はフリップフロップである。

Claims

【特許請求の範囲】

（１）、多重度をＮ、チャネル数をｍとした時、少なく
とも（Ｎ＜ｍ）＋１＝ｎ個の通話路メモリ（Ｍ１）〜（
Ｍｎ）と、該通話路メモリ（Ｍ１）〜（Ｍｎ）対応に、該通話路メ
モリ（Ｍ１）〜（Ｍｎ）をシーケンシャルライト・ラン
ダムリードで制御してタイムスロット交換を行わせる制
御回路（ＣＣ１）〜（ＣＣｎ）とを備え、該制御回路（ＣＣ１）〜（ＣＣｎ）は、それぞれデータ
とクロック信号とを転送する機能と、受信したデータを
クロック信号によりリタイミングする機能とを有することを特徴とする高速時分割通話路装置。
（２）、多重度をＮ、チャネル数をｍとした時、少なく
とも（Ｎ／ｍ）＋１＝ｎ個の通話路メモリ（Ｍ１）〜（
Ｍｎ）と、該通話路メモリ（Ｍ１）〜（Ｍｎ）対応に、該通話路メ
モリ（Ｍ１）〜（Ｍｎ）をシーケンシャルライト・ラン
ダムリードで制御してタイムスロット交換を行わせる制
御回路（ＣＣ１）〜（ＣＣｎ）とを備え、該制御回路（ＣＣ１）〜（ＣＣｎ）は、それぞれデータ
とクロック信号とを転送する機能と、受信したデータを
クロック信号によりリタイミングする機能と、前記ｎ個
の通話路メモリ（Ｍ１）〜（Ｍｎ）のうちの１個を巡回
的に選択してシーケンシャルライトによりデータの書込
みを行い、他の通話路メモリをランダムリードにより所
定のタイムスロットにデータを読出するように制御する
機能とを有することを特徴とする高速時分割通話路装置。