JP2000057051A

JP2000057051A - メモリサブシステム

Info

Publication number: JP2000057051A
Application number: JP22010698A
Authority: JP
Inventors: Isao Ohara; 功大原; Akira Ishiyama; 明石山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-08-04
Filing date: 1998-08-04
Publication date: 2000-02-25
Anticipated expiration: 2018-08-04
Also published as: JP3644265B2

Abstract

(57)【要約】【課題】コスト増を招くことなく高スループットかつ大
容量メモリサブシステムを構築する。【解決手段】メモリコントローラとメモリアレイとの間
にメモリサブコントローラを設け、メモリサブコントロ
ーラの両側のバスでソース同期転送を行い、メモリコン
トローラとメモリサブコントローラにデータ幅変換回路
およびデータレート変換回路を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ、ワークステーション、オフィスコンピュータ等
の計算機システムにおけるメモリシステム、特に大容量
メモリシステムに関する。

【０００２】

【従来の技術】最近のプロセッサの急激な性能上昇に対
し、メモリサブシステムにはプロセッサが要求する高い
バンド幅を満たすためにより大きなデータ幅とより高速
な動作が要求されている。それに加えて、メモリ容量を
可能な限り大きくとりたいという要求もある。

【０００３】図２は計算機システム構成の一例である。
以下では図中の番号で201a,201bのように英小文字のサ
フィックスがついているものは複数あるもののうちの１
つ要素を示し、サフィックスを含まないで記した場合は
すべての要素を示しているものとする。また、要素の名
称でデータバスＡ、Ｂ、Ｃに関してデータバスＣ０、Ｃ
１のように直後に数字を記しているものは複数あるもの
のうちの１つの要素を示し、数字を含まないで記した場
合はすべての要素を示しているものとする。

【０００４】本計算機システムは、プロセッサ(201)と
データバスＡ(205)を介して接続しているメモリコント
ローラ(202)と、メモリコントローラとメモリアレイ(20
4)を接続する複数のデータバスＣ(207)から構成され
る。図ではプロセッサとメモリアレイのバス幅は同じＭ
(バイト)であるが、データレートはプロセッサがＬ(bp
s)であるのに対し、メモリアレイはその半分のＬ／２(b
ps)でしか動作できないために、データバスＣをＣ０と
Ｃ１の２本用意することでデータバスＡとデータバスＣ
でバンド幅を揃えている。

【０００５】データレートがＬ(bps)で動作可能なメモ
リアレイが登場した場合の構成を図３に示す。図２との
相違点は、データバスＣのデータレートが２倍のＬ(bp
s)になったこと、データバスＣに接続可能なメモリアレ
イの数が減ったことである。データバスＡとデータバス
Ｃのデータ幅・データレートが等しくなるので、データ
バスＣの本数が１本だけでこの計算機システムのバンド
幅は揃う。しかし、高速となったデータバスＣのインタ
ーフェースの電気的特性より負荷数に限界が生じ、デー
タバスＣに接続可能なメモリアレイの数が減るのでデー
タバスが１本の場合はメモリ容量が図２の構成に比べて
少なくなる。図２と図３のメモリコントローラが同一の
ＬＳＩパッケージであるとデータバスＣをもう１本追加
する余裕があり、データバスＣを２本用意してメモリ容
量を稼ぐことになる。このとき、メモリアレイ側はプロ
セッサ側の２倍のバンド幅を有しているが、プロセッサ
側のバンド幅が変わっていないので、データバスＡがボ
トルネックとなりシステム全体の最大スループットには
影響していない。ただし、メモリへのアクセスパターン
によっては実効スループットおよび平均アクセス時間は
向上する場合がある。

【０００６】プロセッサ側の要求バンド幅が図３の２倍
になった構成を図４に示す。図３との相違点はメモリコ
ントローラにデータバスＡ１を接続したことである。こ
の状態ではデータバスＡとデータバスＣにおいてデータ
幅・データレート・バスの本数が等しいため、バンド幅
はプロセッサ側とメモリ側とで釣り合う。ただし、接続
できるメモリアレイの数がデータバスＣの本数で制限さ
れているためプロセッサのスループットに対してメモリ
の大容量化が難しく、大容量のメモリを必要とするアプ
リケーションには不向きである。この構成図に対して、
さらにメモリ容量を確保するために行われてきた手法
は、次の三つに分類できる。

【０００７】一つ目は、メモリコントローラに使用され
るＬＳＩパッケージにピン数の多いものを使用して、メ
モリアレイ側に接続できるデータバスの本数を増やすこ
とである。ただし、多ピン型のＬＳＩパッケージは主流
のＬＳＩパッケージに比べコストが高いことや、多ピン
型といってもその数には限界があることが問題点であ
る。１９９８年現在、信号ピン数が４００ピンあたりが
主流であり、信号ピン数と電源ピン数の比が約２：１と
するとパッケージには６００ピンクラスが用いられてい
る。１０００ピンクラスのパッケージも存在するがまだ
まだ高価である。

【０００８】二つ目は、データバスＣに接続するメモリ
アレイの数を増やすことである。そのためには、データ
バスＣのインターフェイスに特開平７−２０２９４７
（出願人：日立製作所）で開示されている高速多負荷接
続可能なＳＳＴＬインターフェイスを用い、かつそのデ
ータ転送方式に特願平８−１４５４３１（出願人：日立
製作所、本願出願時点で未公開）に記載されているソー
ス同期転送方式をもちいることである。その構成を図５
に示す。図４との相違点は、メモリサブコントローラと
メモリアレイの接続形態がリング状となり、１：２のマ
ルチプレクサ(208)（以降ＭＵＸ）を介して接続されて
いることである。ＭＵＸの効果は、前述の特願平８−１
４５４３１で示されているように、メモリアクセスの書
き込みと読み出し動作によりその転送方向を変更し、メ
モリサブコントローラに必要とされるピン数を約半分に
削減することである。ＳＳＴＬインターフェイスとはバ
スに接続している負荷のスタブにシリーズ抵抗を挿入し
バスラインへの反射を抑えるインターフェイスであり、
ソース同期転送方式とはデータ転送の供給元がデータ信
号とともにソースクロック信号を送信し、受信側でソー
スクロック信号を用いて受信データ信号をラッチするデ
ータ転送方式である。従来のシステムクロック信号でデ
ータ転送を行う同期転送方式とは異なり、ソース同期転
送方式では転送するデータ信号とソースクロック信号が
平行して走っているためその伝播遅延時間がほぼ等し
く、セットアップ・ホールド時間等のタイミング設計時
にバスの配線長による伝播遅延時間をほとんど無視でき
るので、高速データ転送が容易となる。上記の２つを組
み合わせることで多負荷接続バスにおける高速データ転
送が可能となり、高速動作でありながらメモリ容量を増
やすことができる。この場合においてもメモリ容量はメ
モリコントローラに接続できるデータバスＣの本数によ
って決定されるため、さらにメモリ容量を増やそうとす
るとメモリコントローラのＬＳＩパッケージのピン数を
増やすしかない。

【０００９】三つ目は、データバスＣの本数を増えたよ
うに見せかけることである。その構成を図６に示す。図
４との相違点は、メモリコントローラとメモリアレイ間
に１：ＮのＭＵＸ(209)を接続して、見かけ上のバスの
本数を増やしていることである。そのため、メモリ容量
はＭＵＸ使用前のＮ倍となる。しかし、メモリアレイに
接続されているバスの本数とメモリの容量は増えている
にもかかわらず、メモリコントローラに接続されている
バスの本数は変わっていないためにデータバスＣのバン
ド幅は変わらない。そのうえ、途中に１：ＮのＭＵＸを
挿入したことで、このＭＵＸの切り替えにかかる時間が
オーバーヘッドとなり実効スループットが低下するとい
う問題もある。また、メモリアレイが空間的に広がるた
め、メモリコントローラとメモリアレイ間での高速デー
タ転送が難しくなり、メモリコントローラとＭＵＸ間も
しくはＭＵＸとメモリアレイ間にデータバッファを設置
する必要も生じる。

【００１０】一方、データ転送にソース同期転送方式を
用いることで高速データ転送を実現し、バンド幅を向上
させることが可能となる。ソース同期転送方式ではデー
タ転送装置間のデータ信号とソースクロック信号の伝播
遅延時間を等しくさえすれば、データ転送装置間の伝送
路における伝播遅延時間すなわちデータ転送装置間の距
離に左右されずに高速なデータ転送が可能である。デー
タ転送も１サイクル転送に限らずマルチサイクル転送可
能となる。ただし、Ｎサイクル転送を行う場合にはデー
タの伝播遅延時間Tdが (Ｎ−１)×(１マシンサイクル時間) ＜ Td ＜Ｎ×(１
マシンサイクル時間) にあることを保証する必要があり、データ転送装置間の
データの伝播遅延時間に合わせたインターフェイス回路
をデータ転送装置内に作成し、Ｎサイクル転送を実現し
ている。データ転送装置内のインターフェイス回路は外
部の伝送路に合わせて作成した唯一のものであり、外部
の伝送路の変更には従順に対応できない場合が多い。

【００１１】

【発明が解決しようとする課題】従来の計算機システム
構成では上記に示したように次の問題点がある。

【００１２】(1) メモリコントローラのピン数を増やし
てデータバスＣの本数を増大させようとするとメモリコ
ントローラのコスト増を招く。

【００１３】(2) データバスＣの本数を見かけ上増やし
てメモリ容量を増やすことは可能であるが、バンド幅が
向上しない。

【００１４】(3) (2)において、見かけ上のデータバス
ＣをＭＵＸで接続した場合は、ＭＵＸの切り替え時間が
オーバーヘッドとなり実効スループットが低下する。

【００１５】(4) ソース同期転送方式においては、デー
タの伝播遅延時間に合わせて転送サイクル数が決定し、
そのサイクル数に合わせたインターフェイス回路をデー
タ転送装置内に作成する必要がある。

【００１６】本発明の目的は、 (1) 高速データ転送可能なソース同期転送方式を複数の
データ転送装置に採用してバンド幅を向上させたメモリ
サブシステム (2) メモリを大容量化し、かつコスト増を招くことなく
バンド幅を向上させたメモリサブシステム (3) データ転送にソース同期転送方式を採用し、データ
転送の最小転送サイクルを保証するバッファを具備し、
データの伝送路による最小伝播遅延時間に左右されずに
マルチサイクルデータ転送を実現するデータ転送装置を
提供することにある。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、メモリコントローラとメモリアレイ間に１つまたは
２つ以上の複数のメモリサブコントローラを設け、メモ
リコントローラとメモリサブコントローラの間を第１の
データバスで接続し、メモリサブコントローラとメモリ
アレイ間を１本もしくは２本以上の複数の第２のデータ
バスで接続し、第１のデータバスおよび第２のデータバ
スでソース同期転送方式で高速データ転送を行うように
して、バンド幅を向上させたメモリサブシステムを構築
する。

【００１８】また、第１のデータバスおよび第２のデー
タバスはソース同期転送方式でデータ転送を行うように
し、さらに、メモリサブコントローラとメモリコントロ
ーラのバスインターフェイス部にはデータレート変換手
段およびデータ幅変換手段のいずれか一方もしくは両方
を備えた。

【００１９】１つのメモリサブコントローラに接続して
いる第１のデータバスのデータレートを大きくして、第
１のデータバスのバンド幅が該メモリサブコントローラ
に接続している第２のデータバスのバンド幅の総和に等
しくなるように変更することにより、コスト増を招くこ
となく高スループットかつ大容量メモリサブシステムを
構築する。

【００２０】また、メモリコントローラに接続している
第１のデータバスのデータ幅を小さくし、データレート
大きくして、第１のデータバスのバンド幅を該メモリコ
ントローラに接続している第３のデータバスのバンド幅
と等しくなるように変更することにより、メモリコント
ローラのＬＳＩパッケージにかかるコストを削減し、か
つプロセッサの要求バンド幅をもつ大容量メモリサブシ
ステムを構築する。

【００２１】また、ソース同期転送を行うメモリコント
ローラとメモリサブコントローラのデータ転送Ｉ／Ｆ部
にバッファをＮ段具備することで、データ転送の最小転
送サイクルを保証し、第１のデータバスおよび第２のデ
ータバスにおいてＮサイクルデータ転送を実現するメモ
リサブシステムを構築する。

【００２２】

【発明の実施の形態】本発明の一実施例を図１、図７〜
１２を用いて説明する。図１において、複数のプロセッ
サ(101)とデータバスＡ(105)を介して接続しているメモ
リコントローラ(102)とメモリアレイ(104)との中間に存
在するメモリサブコントローラ(103)、メモリサブコン
トローラとメモリコントローラを接続するデータバスＢ
(106)、メモリサブコントローラとメモリアレイを接続
する複数のデータバスＣ(107)から構成する。メモリコ
ントローラにはメモリアレイ側に２本のデータバスをも
ち、それぞれ１つのメモリサブコントローラ(103a〜b)
にデータバスＢ(106a〜b)を介して接続され、該メモリ
サブコントローラにはメモリアレイに対するバスを２本
ずつもち、データバスＣを介してメモリアレイに接続さ
れる。ここで、メモリサブコントローラ103aからメモリ
アレイ104aおよびメモリアレイ104bまでの構成とメモリ
サブコントローラ103bからメモリアレイ104cおよびメモ
リアレイ104dまでの構成は全く同じである。そのため、
本実施例では片方のメモリサブコントローラについて説
明するが、もう一方のメモリサブコントローラについて
も同様のことが言える。

【００２３】データバスＣ０およびＣ１は同じデータレ
ートＬ(bps)であり、同じデータ幅Ｍ(バイト)であるの
で、データバスＣ０およびＣ１の各バスのバンド幅は
（Ｌ×Ｍ）である。データバスＢ０のデータレートはデ
ータバスＣの２倍の２Ｌ(bps)であるが、データ幅はデ
ータバスＣ０およびＣ１と等しいＭ(バイト)であるの
で、データバスＢ０のバンド幅は（２×Ｌ×Ｍ）であ
る。このようにデータバスＢのデータ幅はそのままでデ
ータレートを２倍にすることで、データバスＢのバンド
幅を２倍にする方法を説明する。

【００２４】図７は図１のメモリサブコントローラ(10
3)のブロック図である。301〜315はメモリサブコントロ
ーラを構成する要素および信号線である。401〜406はメ
モリコントローラとのインターフェイス信号であり、こ
の信号線を用いてメモリアレイに対する制御信号を送信
する。501〜505はメモリコントローラとのインターフェ
イス信号であり、この信号線を用いてデータ信号を送受
信する。601〜605はデータバスＣ０のインターフェイス
信号であり、701〜705はデータバスＣ１のインターフェ
イス信号である。601〜605と701〜705は接続先のバスが
異なるだけで信号線の種類・意味・タイミングは同一で
ある。

【００２５】図中のメモリサブコントローラは、エッジ
トリガタイプフリップフロップ(301)、入力バッファ(30
2)、出力バッファ(303)、２：１セレクタ(304)、２：１
セレクタへのセレクト信号(305)から構成される。エッ
ジトリガタイプフリップフロップのトリガクロック信号
はシステムクロック信号(T0)、もしくはバスから受信し
たソース同期転送用のソースクロック信号である。図中
のT14、T24、およびT34はシステムクロック信号(T0)か
らそれぞれ１／４相、２／４相、３／４相遅れた信号で
あり、ソース同期転送用のソースクロック信号に用い
る。

【００２６】メモリコントローラとのインターフェイス
は、メモリコントローラからメモリサブコントローラへ
送信されるアドレス信号(401)、制御コマンド信号(40
4)、アドレス信号に対するソースクロック信号(402と40
3)、制御コマンド信号に対するソースクロック信号(405
と406)、双方向のデータ信号(503)、受信データに対す
るソースクロック信号(501と502)、送信データに対する
ソースクロック信号(504と505)から構成される。ソース
クロックが２本ずつある理由は後で述べる。

【００２７】メモリアレイとのインターフェイスは、デ
ータバスＣ０を介してメモリアレイへ送信するアドレス
信号(602)、制御コマンド信号(603)、双方向のデータ信
号(604)、アドレス信号と制御コマンド信号および送信
データ信号に対するソースクロック信号(601)、受信デ
ータに対するソースクロック信号(605)から構成され
る。

【００２８】図７の要素701〜705の構成は上述したよう
に要素601〜605と同一である。

【００２９】本実施例ではメモリアレイへのアクセスの
手順はSDRAM(Synchronouce DRAM)に対するアクセス手順
と同様としている。

【００３０】(1)書き込み動作・アドレス信号線に行アドレス信号、制御コマンド信号
線に行アドレスストローブ(RAS:Row Address Strobe)信
号を送信する。

【００３１】・３サイクル後に、今度はアドレス信号線
に列アドレス信号、制御コマンド信号線に列アドレスス
トローブ(CAS:Column Address Strobe)信号、データ信
号線に書き込むデータ信号を送信する。

【００３２】(2)読み出し動作・アドレス信号線に行アドレス信号、制御コマンド信号
線に行アドレスストローブ信号を送信する。

【００３３】・３サイクル後に、今度はアドレス信号線
に列アドレス信号、制御コマンド信号線に列アドレスス
トローブ信号を送信する。

【００３４】・３サイクル後にデータがバスに出力され
る。

【００３５】メモリアレイではバースト転送が可能であ
り、連続するアドレスに関する４回の書き込みまたは読
み出し動作が１回の書き込みまたは読み出し動作で行う
ことが可能である。また、メモリコントローラ側のアド
レス信号(401:B-ADR)とメモリアレイ側のアドレス信号
(602:C0-ADRおよび702:C1-ADR)はタイミングが異なるだ
けでアクセス手順は同じである。アドレス信号だけでな
く、ほかの制御コマンド信号やデータ信号についても同
様である。

【００３６】本実施例では、データバスのデータ幅を変
更することなく、データレートを２倍にするために、デ
ータバスＢをシステムクロックの立ち上がりと立ち下が
りで時分割して、システムクロックが"Ｈ"のとき、つま
りクロックサイクルの前半部分でデータバスＣ０に関す
るデータ転送を行い、システムクロックが"Ｌ"のとき、
つまりクロックサイクルの後半部分でデータバスＣ１に
関するデータ転送を行う。そのためにソース同期転送用
のソースクロックにはクロックサイクルの前半部分の信
号をラッチするものと、クロックサイクルの後半部分の
信号をラッチするものとの２本必要となる。アドレス信
号に関するソースクロック信号(402と403)のうち、402
がデータバスＣ０のデータ処理用のソースクロック信号
であり、403がデータバスＣ１のデータ処理用である。
同様に、405、501および504がデータバスＣ０のデータ
処理用のソースクロック信号であり、406、502および50
5がデータバスＣ１のデータ処理用のソースクロック信
号である。

【００３７】図８に図７のブロック図のメモリコントロ
ーラからメモリアレイへのデータ転送の動作タイミング
チャートを示す。メモリコントローラからメモリアレイ
へのデータ転送とはメモリアレイに対する書き込み動作
である。アドレス信号と制御コマンド信号は同一タイミ
ングで送信されるので、ここでは２つをまとめて書くこ
とにする。図８はデータバスＣ０とＣ１に対して同じタ
イミングで書き込み動作を行っているタイミングチャー
トである。

【００３８】メモリコントローラはCK0のタイミングで
メモリサブコントローラに対し、クロックサイクルの前
半でデータバスＣ０用の、クロックサイクルの後半でデ
ータバスＣ１用の行アドレス信号(401:B-ADR)と行アド
レスストローブ信号(404:B-CMD)を送信する。また、ア
ドレス信号と制御コマンド信号と同期してデータバスＣ
０用のソースクロック信号(402と405)、データバスＣ１
用のソースクロック信号(403と406)を送信する。ソース
クロック信号に用いる信号はそれぞれT14とT34を用い
る。メモリサブコントローラでは、受信したソースクロ
ック信号(402と405:メモリコントローラ内でT14のタイ
ミング信号)の立ち上がりエッジを用いてアドレス信号
(405)と制御コマンド信号(404)をそれぞれラッチする。
ソースクロック信号(402と405)でラッチしたアドレス信
号は306(C0-ADRbuff)であり、制御コマンド信号は308(C
0-CMDbuff)である。これらはデータバスＣ０に対する信
号である。CK0のサイクル開始から１／２クロックサイ
クル過ぎたところでメモリコントローラは、アドレス信
号と制御コマンド信号をデータバスＣ１用の信号に切り
替える。前述のソースクロック信号から１／２サイクル
遅れたソースクロック信号(403と406:メモリコントロー
ラ内でT34のタイミング)の立ち上がりエッジを用いてア
ドレス信号(401)と制御コマンド信号(404)をラッチす
る。ソースクロック信号(403と406)でラッチしたアドレ
ス信号は307(C1-ADRbuff)であり、制御コマンド信号は3
09(C1-CMDbuff)である。これらはデータバスＣ１に対す
る信号である。メモリサブコントローラ内ではソースク
ロック信号でラッチした信号(306〜309)をシステムクロ
ック(T0)でラッチし、転送するすべての信号の位相を合
わせてから、データバスＣ０およびＣ１へ送信する。デ
ータバスＣ０およびＣ１へ送信するソースクロック信号
は601と701であり、使用するクロックタイミングは両方
ともT24である。メモリコントローラは前述の行アドレ
ス信号の送信から３サイクル後のCK3のタイミングで、
前述の行アドレス信号に対する列アドレス信号および列
アドレスストローブ信号と同時に書き込むデータ信号(0
aまたは1a)を送信する。このデータ送信と同期してメモ
リコントローラはデータバスＣ０用のソースクロック信
号(501)とデータバスＣ１用のソースクロック信号(502)
を送信する。列アドレス信号および列アドレスストロー
ブ信号に関するタイミングは前述の行アドレス信号およ
び行アドレスストローブ信号の場合と同じである。デー
タ信号についても同様で、受信したデータ信号(503)を
受信したソースクロック信号(501:メモリコントローラ
内でT14のタイミング信号)とソースクロック信号(502:
メモリコントローラ内でT34のタイミング信号)でラッチ
する。ソースクロック信号(501と502)でラッチしたデー
タ信号はそれぞれ310(C0-Dbuff)と311(C1-Dbuff)であ
り、それぞれデータバスＣ０用のデータ信号とデータバ
スＣ１用のデータ信号である。データ信号も前述のアド
レス信号や制御コマンド信号と同様にシステムクロック
(T0)でラッチして、転送するすべての信号の位相合わせ
を行う。データバスＣへの送信タイミングにはシステム
クロック信号(T0)を用いたが、このタイミングはアドレ
ス信号、制御コマンド信号、データ信号およびソースク
ロック信号のすべてが同じタイミングでデータバスＣに
送信できればT0に限らず何を使用してもよい。ソースク
ロック信号に用いる信号はメモリアレイのセットアップ
・ホールド時間を満たすものであればT24に限らず何を
使用してもよい。バースト転送が可能であるためにメモ
リコントローラはCK3のタイミングに引き続きCK4、CK
5、CK6のタイミングでデータ信号(0b、0c、0dの３つ、
および1b、1c、1dの３つ)を送信する。

【００３９】以上のように、２倍のデータレートをもつ
データバスＢのデータ信号に対し、ソースクロック信号
を２本とエッジトリガタイプフリップフロップを２面用
意することで、この２面のエッジトリガタイプフリップ
フロップがデータレート変換回路として機能し、データ
バスＣへ送信する際にはデータレートはデータバスＢの
１／２倍となり、データバスＣのデータレートと等しく
なる。

【００４０】図７のブロック図のメモリアレイ側からメ
モリコントローラ側へのデータ転送の動作タイミングチ
ャートを図９に示す。メモリアレイからメモリコントロ
ーラへのデータ転送とはメモリアレイに対する読み出し
動作である。図９ではアドレス信号および制御コマンド
信号はすでに送信されていて、メモリアレイからデータ
が出力されているタイミングから示す。メモリアレイは
バースト転送が可能なため、４サイクル間データ信号を
出力している(C0a、C0b、C0c、C0dの４つ、およびC1a、
C1b、C1c、C1d)。図９は、データバスＣ０からのデータ
の転送に対し、データバスＣ１のデータ転送が１サイク
ル遅れたタイミングチャートである。一般に同期型のメ
モリデバイスには、読み出し動作時にアクセス時間と出
力ホールド時間が存在する。アクセス時間とはトリガク
ロック信号の入力からデータ信号が出力するまでの時間
であり、出力ホールド時間とはトリガクロック信号の入
力から前サイクルに出力していたデータ信号を出力しな
いようにするまでの時間である。そのため出力データ信
号のウィンドウの幅は、（メモリアレイ出力データウィンドウ幅）＝（１サイク
ル）＋（出力ホールド時間）−（アクセス時間）となる。本実施例のメモリアレイはアクセス時間が１／
２サイクル、出力ホールド時間が１／２サイクルである
ので出力データ信号のウィンドウの幅は１サイクル存在
する。

【００４１】メモリサブコントローラではデータバスＣ
０のインターフェイス部においてCK0のサイクルで、メ
モリアレイから受信した、もしくはメモリサブコントロ
ーラがメモリアレイに送出してメモリアレイを通過して
メモリサブコントローラ自身で受信したソースクロック
信号(605)の立ち上がりエッジを用いてデータ信号(604)
をラッチする。ラッチしたデータ信号は313(C0-Din)で
ある。一方、データバスＣ１のインターフェイス部にお
いてCK1のサイクルでメモリアレイからのデータ信号(70
4)を受信し、受信したソースクロック信号(705)の立ち
上がりエッジを用いてラッチする。ラッチしたデータ信
号は315(C1-Din)である。データバスＢではデータレー
トが２倍になっているので、データレート変換回路が必
要であるが、それは２：１のセレクタ(304)を使用し、
そのセレクト信号(305)にはシステムクロックを用い
る。その２：１セレクタの２つの入力にデータバスＣ０
とデータバスＣ１からのデータ信号をそれぞれ入力すれ
ば良いのであるが、セレクト信号と２つの入力データの
位相を合わせる必要があり、セレクト信号(すなわちシ
ステムクロック信号T0)の立ち上がりエッジを用いて、
データバスＣ０およびＣ１からの受信データ信号(313と
314)をラッチする必要がある。システムクロック信号(T
0)でラッチしたデータ信号はそれぞれ312(C0-Drt)と314
(C1-Drt)である。セレクト信号が"Ｈ"のとき、すなわち
クロックサイクルの前半部分ではデータバスＣ０からの
データ信号をデータバスＢへ送信し、セレクト信号が"
Ｌ"のとき、すなわちクロックサイクルの後半部分では
データバスＣ１からのデータ信号をデータバスＢへ送信
する。データバスＢへ送信するデータ信号と同期してソ
ースクロック信号(504と505)を送信する。

【００４２】以上のように、データバスＣからデータバ
スＢの途中に２：１セレクタを挿入し、セレクト信号と
位相を合わせた２つの入力データをセレクト信号により
切り替えることで、データバスＢにおいてデータレート
をデータバスＣの２倍にすることができる。

【００４３】メモリサブコントローラにデータバスＢが
１本、データバスＣが２本接続している場合、データバ
スＢのデータ幅はそのままでデータレートを２倍にする
ことで、データバスＢのバンド幅とデータバスＣのバン
ド幅の総和は等しくなる。

【００４４】図１ではデータバスＢのデータ幅はそのま
までデータレートを２倍にして、データバスＢのバンド
幅とデータバスＣのバンド幅の総和を等しくする方法を
示した。次に、データバスＢのデータ幅を１／２にして
データレートを４倍にして、データバスＢのバンド幅と
データバスＣのバンド幅の総和を等しくする方法を示
す。

【００４５】図１０は図１のメモリサブコントローラ(1
03)のブロック図である。図７との相違点は、データバ
スＢ側でデータ信号のデータレートが２倍から４倍にな
ったのでデータ転送に用いるソースクロック信号を２本
から４本(506〜509)にしたこと、データバスＣ０および
Ｃ１からデータバスＢへデータ信号を転送する際にデー
タレートとデータ幅を変換するために２：１セレクタか
ら４：１セレクタ(316)にしたことである。

【００４６】図１０のように、メモリサブコントローラ
に接続しているデータバスＣの本数が２本の場合、メモ
リコントローラからのアドレス信号と制御コマンド信号
はデータレートを４倍にしても同時に送信できるのはデ
ータバスＣ０とＣ１の２本しかないのでデータレートは
２倍のままで転送する。データ信号に関するソース同期
転送用のソースクロック信号はT18、T38、T58およびT78
の４本であり、それぞれシステムクロックT0より１／８
相、３／８相、５／８相、７／８相遅れた信号である図
１１に図１０のブロック図のメモリコントローラからメ
モリアレイへのデータ転送の動作タイミングチャートを
示す。図８と同様に、メモリコントローラはCK0のタイ
ミングでデータバスＣ０とＣ１に対して同じタイミング
で書き込み動作を行っている。データバスＢ上のデータ
信号はデータバスＣ上のデータ信号に対し、データ幅が
半分で４倍のデータレートであるため、１／４クロック
サイクルピッチでデータ転送を行う。メモリコントロー
ラはCK0のタイミングでメモリサブコントローラに対
し、クロックサイクルの１／４部分でデータバスＣ０の
上位バイトデータ信号、クロックサイクルの２／４部分
でデータバスＣ０の下位バイトデータ信号、クロックサ
イクルの３／４部分でデータバスＣ１の上位バイトデー
タ信号、クロックサイクルの４／４部分でデータバスＣ
１の下位バイトデータ信号を送信する。またデータ信号
と同期してデータバスＣ０のデータ処理用のソースクロ
ック信号(506と507)、データバスＣ１のデータ処理用の
ソースクロック信号(508と509)を送信する。アドレス信
号および制御コマンド信号の転送方式は図８と同様であ
る。

【００４７】メモリサブコントローラでは、受信したソ
ースクロック信号(506、507、508、509)の立ち上がりエ
ッジを用いてデータ信号503をラッチする。ソースクロ
ック信号506でラッチしたデータバスＣ０の上位バイト
データ信号は318(C0-DUbuff)であり、ソースクロック信
号507でラッチしたデータバスＣ０の下位バイトデータ
信号は319(C0-DLbuff)であり、ソースクロック信号508
でラッチしたデータバスＣ１の上位バイトデータ信号は
320(C1-DUbuff)であり、ソースクロック信号509でラッ
チしたデータバスＣ１の下位バイトデータ信号は321(C1
-DLbuff)である。メモリサブコントローラ内では、デー
タバスＢ上を転送するためにメモリコントローラが上位
／下位バイトに分割したデータ信号を一つにまとめ、シ
ステムクロック(T0)でラッチし、転送するすべての信号
の位相を合わせてから、データバスＣ０およびＣ１へ送
信する。データバスＣ０およびＣ１の動作は図８と同様
である。

【００４８】以上のように、１／２のデータ幅と４倍の
データレートをもつデータバスＢのデータ信号に対し、
ソースクロック信号を４本とエッジトリガタイプフリッ
プフロップを４面用意することで、この４面のエッジト
リガタイプフリップフロップがデータレート変換回路お
よびバス幅変換回路として機能し、データバスＣへ送信
する際にはデータレートはデータバスＢの１／４倍、デ
ータ幅は２倍となり、データバスＣのデータレートとデ
ータ幅に等しくなる。

【００４９】図１０のブロック図のメモリアレイ側から
メモリコントローラ側へのデータ転送の動作タイミング
チャートを図１２に示す。メモリアレイ側の動作タイミ
ングは上記方法と同じである。４倍のデータレートを実
現するために４：１のセレクタ(316)を使用する。４：
１のセレクタ(316)のセレクト信号(317)にはシステムク
ロックT0およびシステムクロックから１／４相遅れたT1
4を使用する。４：１セレクタの４つの入力には、シス
テムクロック(T0)でラッチしてセレクト信号と位相を合
わせたデータバスＣ０およびＣ１のデータ信号(313と31
5)を、上位バイトと下位バイトに分割して入力する。２
本のセレクト信号(T0とT14)の値により４通りの状態が
存在し、TOが"Ｈ"かつT14が"Ｌ"のとき、すなわちクロ
ックサイクルの１／４部分でデータバスＣ０の上位バイ
トデータをデータバスＢへ送信し、T0が"Ｈ"かつT14が"
Ｈ"のとき、つまりクロックサイクルの２／４部分でデ
ータバスＣ０の下位バイトデータをデータバスＢへ送信
し、T0が"Ｌ"かつT142が"Ｈ"のとき、すなわちクロック
サイクルの３／４部分でデータバスＣ１の上位バイトデ
ータをデータバスＢへ送信し、T0が"Ｌ"かつT14が"Ｌ"
のとき、すなわちクロックサイクルの４／４部分でデー
タバスＣ１の下位バイトデータをデータバスＢへ送信す
る。データバスＢへ送信するデータ信号と同期してソー
スクロック信号(510〜513)を送信する。

【００５０】以上のように、データバスＣからデータバ
スＢの途中に４：１セレクタを挿入し、セレクト信号と
位相を合わせデータ幅を１／２にした４つの入力データ
をセレクト信号により切り替えることで、データバスＢ
においてデータレートをデータバスＣの４倍に、かつデ
ータ幅をデータバスＣの１／２にすることができる。

【００５１】以上の説明では、データバスＢのデータ幅
を１／２にする際の分割方法に上位／下位バイトを使用
したが、その他にも偶数／奇数バイトで分割する等方法
は多数ある。また、その分割した分割単位の転送順番も
任意である。

【００５２】メモリサブコントローラにデータバスＢが
１本、データバスＣが２本接続している場合、データバ
スＢのデータ幅を半分にしてデータレートを４倍にする
ことで、データバスＢのバンド幅とデータバスＣのバン
ド幅の総和は等しくなる。

【００５３】本発明の他の実施例を図１３に示す。図１
との相違点は、データバスＢのデータ幅を１／２、デー
タレートを４倍にしていて、１つのメモリサブコントロ
ーラに接続しているデータバスＢのバンド幅を該メモリ
サブコントローラに接続しているデータバスＣのバンド
幅の総和に等しくしている点である。構成要素・動作タ
イミングは本発明の「データ幅を１／２にしてデータレ
ートを４倍にする方法」で述べている。データバスＢの
データ幅が半分になるために、メモリコントローラおよ
びメモリサブコントローラで必要なピン数が削減され、
図１のＬＳＩパッケージよりも小さいＬＳＩパッケージ
が使用可能となり、コストを削減できる。

【００５４】本発明の他の実施例を図１４に示す。図１
との相違点は、データバスＢのデータ幅を１／２、デー
タレートが４倍にしていて、１つのメモリサブコントロ
ーラに接続しているデータバスＢのバンド幅を該メモリ
サブコントローラに接続しているデータバスＣのバンド
幅の総和に等しくしている点である。図１３との相違点
は、メモリコントローラのピン数削減は行わずにメモリ
コントローラに接続するデータバスＣの本数を２倍にし
ていることである。構成要素・動作タイミングは本発明
の「データ幅を１／２にしてデータレートを４倍にする
方法」で述べている。データバスＢのデータ幅が半分に
なるために、メモリコントローラに接続できるデータバ
スＢの本数が倍増し、データバスＢでデータバスＣの総
和のバンド幅を確保しながらメモリの容量を倍にするこ
とが可能となる。

【００５５】本発明の他の実施例を図１５に示す。図１
との相違点はデータバスＢのデータ幅を１／２にして、
データレートを２倍にしていることである。前述の実施
例はいずれもメモリサブコントローラにおいてメモリア
レイに接続したデータバスＣの本数分のバンド幅をデー
タバスＢで確保するものであった。しかし、データバス
Ｂのデータ幅を半分にし、データレートを倍にして、デ
ータバスＡとデータバスＢのバンド幅の釣り合いを取っ
たシステム構成にすることも可能である。この場合、デ
ータバスＢのバンド幅は変化していないが、データバス
Ｂのデータ幅が半分になるので、メモリコントローラお
よびメモリサブコントローラで必要なピン数が削減可能
である。つまりメモリコントローラおよびメモリサブコ
ントローラのＬＳＩパッケージにかかるコストを削減で
きる。メモリサブコントローラのブロック図、タイミン
グチャート等はデータバスの幅が異なるだけで図７のブ
ロック図、図８および図９のタイミングチャートと同一
である。

【００５６】本発明の他の実施例を図１６〜図２０を用
いて説明する。図１６はメモリサブコントローラのブロ
ック図である。302〜303、810〜812および820〜822はメ
モリサブコントローラ(103)を構成する要素および信号
線である。800〜803はメモリコントローラとのインター
フェイス信号であり、この信号線を用いてメモリアレイ
に対する制御信号を受信しデータ信号を送受信する。80
4〜807はデータバスＣのインターフェイス信号であり、
この信号線を用いてメモリアレイに対する制御信号を送
信しデータ信号を送受信する。

【００５７】図１６のメモリサブコントローラは、入力
バッファ(302)、出力バッファ(303)、N-depthバッファ
(810)、リタイミング回路(811)、同期化信号発生回路(8
12)から構成される。

【００５８】メモリコントローラとのインターフェイス
は、メモリコントローラ−メモリサブコントローラ間で
送受信するデータ信号(802)と受信データに対するソー
スクロック信号(801)、送信データに対するソースクロ
ック信号(803)、メモリコントローラからの同期化信号
(800)から構成される。メモリコントローラから送信さ
れるアドレス信号および制御信号はデータ信号(802)の
一部として考える。メモリアレイとのインターフェイス
は、メモリサブコントローラ−メモリアレイ間で送受信
するデータ信号(806)と送信データに対するソースクロ
ック信号(805)、受信データに対するソースクロック信
号(807)、メモリアレイへの同期化信号(804)から構成さ
れる。メモリアレイへ送信するアドレス信号および制御
信号はデータ信号の一部として考える。

【００５９】メモリコントローラとメモリサブコントロ
ーラ間が2cycleソース同期転送である場合の図１６に示
した2-depthバッファ(N=2)のブロック図、リタイミング
回路のブロック図、メモリコントローラからメモリアレ
イへのデータ転送の動作タイミングチャートをそれぞれ
図１７、図１８、図１９に示す。図１６に示すようにソ
ース同期転送のマスター側には同期信号発生回路を搭載
する。図１６〜図２０ではメモリコントローラとメモリ
サブコントローラ間のデータ転送ではメモリコントロー
ラをマスターとし、メモリサブコントローラとメモリア
レイ間のデータ転送ではメモリサブコントローラをマス
ターとしている。

【００６０】図１７の2-depthバッファは2個のエッジト
リガタイプフリップフロップ(907)と1個のリセット条件
付きエッジトリガタイプフリップフロップ(908)と数個
のAND・NOTゲートから構成される。

【００６１】図１８のリタイミング回路は1個のエッジ
トリガタイプフリップフロップ(907)と3個のリセット条
件付きエッジトリガタイプフリップフロップ(908)と複
数のディレイゲート(911)および、各ディレイゲート通
過信号を選択するＭ：１のセレクタ(912)と数個のAND・
NOTゲートから構成される。同期化信号(910)が必ず２cy
cle転送で行われるようにディレイゲート(911)とセレク
ト信号(909)を用いて調節できるようにする。

【００６２】次に、図１９を用いてメモリコントローラ
からメモリサブコントローラへの2cycleソース同期転送
時の2-depthバッファとリタイミング回路の動作を説明
する。まず、送信側(メモリコントローラ)からCK0のサ
イクルで同期化信号がアサートされる。図１６ではこの
信号は同期化信号発生回路(812)が出力しているが、メ
モリコントローラのリセット信号及びリセット信号をク
ロック信号でラッチしたものを使用してもよい。同期化
信号はメモリコントローラ内部と外部に転送され、内部
では同期化信号をもとにして同期化信号がアサートされ
た2cycle後にメモリサブコントローラへのソースクロッ
ク信号(801,902)を出力する。ソースクロック信号は送
信するデータウィンドウの中央にクロックエッジがくる
ように、システムクロックT0の逆相であるT24を用い
る。直接外部へ出力された同期化信号はメモリサブコン
トローラに入力する(800,910)。この時の転送サイクル
が必ず2cycleになるように受信側(メモリサブコントロ
ーラ)で調節する。メモリサブコントローラでは入力し
た同期化信号のアサートがトリガとなりメモリコントロ
ーラへのソースクロック信号(803,916)が出力され、同
時にリタイミング時のセレクト信号(913)が動作する。C
K3のサイクルにはメモリコントローラが出力したソース
クロック信号がメモリサブコントローラへ到着し、ソー
スクロック信号(902)がトリガとなり2-depthバッファの
セレクト信号(903)および2-depthバッファへのトリガク
ロック信号(903,904)が動作する。受信データ(901)を2-
depthバッファに交互に取り込むために、ソースクロッ
ク信号(902)をセレクト信号(903)でマスクする。

【００６３】メモリコントローラがCK11のタイミングで
4つの連続したデータ信号を送信した場合、メモリコン
トローラが出力したデータ信号は前述の同期化信号とほ
ぼ同じタイミングでメモリサブコントローラに入力する
(901)。ここでは伝播遅延時間が1cycle以上の場合を示
し、1cycle以下の場合は後述する。メモリサブコントロ
ーラ内部ではすでに動作している2-depthバッファのセ
レクト信号がマスクとなり、ソースクロック信号をセレ
クト信号でマスクしたトリガクロック信号(903,904)を
用いて、入力データ(901)を2-depthバッファへ交互に取
り込む。2-depthバッファに取り込まれたデータ(905,90
6)は図１９のタイミングチャートに示すように、セレク
ト信号(913)が"H"のときデータ信号(906)が選択され、
セレクト信号(913)が"L"のときデータ信号(905)が選択
される。セレクト信号で選択されたデータ信号(914)は
次のメモリアレイ側のソース同期転送の出力タイミング
に同期させるためにシステムクロックT0でラッチする。
ラッチしたデータ信号(915)はそのソースクロック信号
とともにメモリアレイへ送出される。

【００６４】以上はメモリコントローラからメモリアレ
イへのデータ転送であるが、その逆のメモリアレイから
メモリコントローラへのデータ転送も同様である。ま
た、図１７でソースクロック信号(902)と2-depthバッフ
ァセレクト信号(903)のANDをとっているが、907のフリ
ップフロップをクロック条件付きエッジトリガフリップ
フロップを使用し、ソースクロック信号(902)をフリッ
プフロップのクロック端子へ直接、2-depthバッファセ
レクト信号(903)をフリップフロップのクロック条件端
子へ直接またはNOTゲートを介して接続し、実現するこ
とも可能である。

【００６５】メモリコントローラとメモリサブコントロ
ーラ間の信号の伝播遅延時間が1cycle以内であるタイミ
ングチャートを図20に示す。基本的な動作は図19の伝播
遅延時間が1cycle以上の場合と差異はない。ただし、同
期化信号は必ず2cycle転送になるようにディレイゲート
(911)を用いて調節する。図19との違いは、CK2のタイミ
ングでメモリコントローラが送信したソースクロック信
号はそのクロックサイクル内でメモリサブコントローラ
に到達することである。また、CK11のタイミングでメモ
リコントローラが送信したデータ信号はソースクロック
信号と同じタイミングでメモリサブコントローラに到達
することである。2-depthバッファのトリガクロック信
号(903,904)はソースクロック信号(902)をマスクしただ
けのものであるから、データ信号(901)とソースクロッ
ク信号(902)の相対的な時間関係は変化せずに図19同様
に2-depthバッファへ交互に取り込まれる。2-depthバッ
ファのトリガクロック信号(903,904)はソースクロック
信号(902)に対し周期が２倍であるため、2-depthバッフ
ァのウィンドウ幅は2cycle分存在し、伝播遅延時間が1c
ycle以内である場合でも次のサイクルまでデータ信号を
保持できる。2-depthバッファに取り込まれたデータ信
号(905,906)は、図19の伝播遅延時間が1cycle以上であ
る場合と同じタイミングのセレクト信号(913)を用いる
ので、データ転送サイクルは2cycleとかわりない。

【００６６】上記実施例では2cycleのソース同期転送に
ついて説明したが、3cycle以上のソース同期転送につい
ても同様に実現可能である。また、図１〜図１５で説明
した実施例についても本実施例を採用し、マルチサイク
ルのソース同期転送を実現することも可能である。

【００６７】上記実施例では、エッジトリガタイプフリ
ップフロップのトリガクロック信号に、クロック信号の
立ち上がりエッジを用いているが、立ち下がりエッジま
たは立ち上がりと立ち下がりの両エッジを用いても構成
可能である。

【００６８】また、ソース同期転送用にT14、T24、T3
4、T18、T38、T58、T78というタイミングのクロック信
号を使用しているが、このクロック信号タイミングに関
しても送信するデータのウィンドウを捕らえられるもの
であれば他のタイミングを用いてもよい。

【００６９】また、上記実施例ではメモリアクセス手順
にSDRAMに対する手順と同様なものを示したが、これは
同期式RAMに適用した例であり、メモリアレイをSDRAMお
よびSDRAMを用いたメモリモジュールに限定するもので
はない。

【００７０】また、上記実施例では、メモリサブコント
ローラに接続されているデータバスＣの本数は２本であ
るが、これは一つの例であり、メモリコントローラに接
続されているデータバスＣの本数は１本または２本以上
であってもよい。

【００７１】上記すべての実施例において、プロセッサ
とメモリアレイに関して述べていて、Ｉ／Ｏバスに関し
ては触れていない。しかし、データバスに関してはメモ
リコントローラを挟んで、メモリアレイ側とそれ以外の
２つに分類できるため、Ｉ／Ｏバスはプロセッサ側に含
めて考える。

【００７２】

【発明の効果】以上述べたように、複数のプロセッサと
データバスＡを介して接続しているメモリコントローラ
とメモリアレイからなる計算機システムにおいて、メモ
リコントローラとメモリアレイ間に１つまたは２つ以上
の複数のメモリサブコントローラを設け、１つのメモリ
サブコントローラとメモリコントローラ間をデータバス
Ｂで接続し、メモリサブコントローラとメモリアレイを
１つまたは２つ以上の複数のデータバスＣで接続し、デ
ータバスＢおよびデータバスＣはソース同期転送を行う
ようにし、さらにメモリサブコントローラとメモリコン
トローラのデータバスインターフェイス部にはデータレ
ート変換回路およびデータ幅変換回路のいずれか一方も
しくは両方を備え、データバスＢのデータ幅を大きくさ
せないでデータレートを大きくして、データバスＢのバ
ンド幅がデータバスＣのバンド幅の総和に等しくなるよ
うにデータバスＢのデータ幅およびデータレートを決定
することにより、最大スループットを低下させることな
くメモリを大容量化し、かつコスト増を招くことなくバ
ンド幅を向上させることが可能である。

【図面の簡単な説明】

【図１】本発明の実施例を説明する図

【図２】従来のメモリサブシステムを説明する図

【図３】従来のメモリサブシステムを説明する図

【図４】従来のメモリサブシステムを説明する図

【図５】従来のメモリサブシステムでメモリ容量を増や
す方法を説明する図

【図６】従来のメモリサブシステムでメモリ容量を増や
す方法を説明する図

【図７】本発明でデータ幅を変えず、データレートを２
倍にした場合の図１のメモリサブコントローラのブロッ
ク図

【図８】図７のメモリサブコントローラのタイミングチ
ャート

【図９】図７のメモリサブコントローラのタイミングチ
ャート

【図１０】本発明でデータ幅を１／２、データレートを
４倍にした場合の図１のメモリサブコントローラのブロ
ック図

【図１１】図１０のメモリサブコントローラのタイミン
グチャート

【図１２】図１０のメモリサブコントローラのタイミン
グチャート

【図１３】本発明でデータ幅を１／２、データレートを
４倍にして、メモリコントローラのピン数を削減した図

【図１４】本発明でデータ幅を１／２、データレートを
４倍にして、メモリコントローラに接続するバスの本数
を倍増した図

【図１５】本発明でデータ幅を１／２、データレートを
２倍にして、メモリコントローラのピン数を削減した図

【図１６】最小伝播遅延時間を保証したマルチサイクル
ソース同期転送を実現するメモリサブコントローラのブ
ロック図

【図１７】図１６で示したN-depthバッファのブロック
図

【図１８】図１６で示したリタイミング回路のブロック
図

【図１９】2cycleソース同期転送を実現するメモリサブ
コントローラのタイミングチャート

【図２０】2cycleソース同期転送を実現するメモリサブ
コントローラのタイミングチャート

【符号の説明】

101、201・・プロセッサ 102、202・・メモリコントローラ 103・・メモリサブコントローラ 104、204・・メモリアレイ 105、205・・データバスＡ 106、206・・データバスＢ 107、207・・データバスＣ

Claims

【特許請求の範囲】

【請求項１】複数のプロセッサとメモリコントローラと
メモリアレイからなる計算機システムにおいて、メモリ
コントローラとメモリアレイ間にメモリコントローラと
メモリアレイを接続するデータ転送手段を１つまたは複
数設け、該データ転送手段の１つとメモリコントローラ
の間を第１のデータバスで接続し、該データ転送手段の
１つとメモリアレイ間を１本もしくは２本以上の複数の
第２のデータバスで接続し、第１のデータバスおよび第
２のデータバスはソース同期転送でデータ転送を行うこ
とを特徴としたメモリサブシステム。
【請求項２】前記データ転送手段と前記メモリコントロ
ーラのバスインターフェイス部にはデータレート変換手
段およびデータ幅変換手段のいずれか一方もしくは両方
を備えて、前記第１のデータバスと前記第２のデータバ
スのバンド幅が等しく、または前記第１のデータバスよ
り前記第２のデータバスのバンド幅が大きくなるように
構成したことを特徴とする請求項１記載のメモリサブシ
ステム。
【請求項３】前記第１のデータバスのデータ幅がＴ、デ
ータレートがＳであり、かつ前記第２のデータバスのデ
ータ幅がＭ、データレートがＬ、バスの本数がＮである
場合に、Ｔ×Ｓ≦Ｍ×Ｌ×Ｎを満たすようにデータ幅ＴとデータレートＳの値を決定
して、前記第１のデータバスと前記第２のデータバスの
バンド幅が等しく、または前記第１のデータバスより前
記第２のデータバスのバンド幅が大きくなるように構成
したことを特徴とする請求項２記載のメモリサブシステ
ム。
【請求項４】複数のプロセッサとメモリコントローラと
メモリアレイからなる計算機システムにおいて、メモリ
コントローラとメモリアレイ間にメモリコントローラと
メモリアレイを接続するデータ転送手段を１つまたは複
数設け、該データ転送手段の１つとメモリコントローラ
の間を第１のデータバスで接続し、該データ転送手段の
１つとメモリアレイ間を１本もしくは２本以上の複数の
第２のデータバスで接続し、第１のデータバスはソース
同期転送でデータ転送を行うようにし、さらに、該デー
タ転送手段とメモリコントローラのバスインターフェイ
ス部にはデータレート変換手段およびデータ幅変換手段
のいずれか一方もしくは両方を備えて、第１のデータバ
スと第２のデータバスのバンド幅が等しく、または第１
のデータバスより第２のデータバスのバンド幅が大きく
なるように構成したことを特徴とするメモリサブシステ
ム。
【請求項５】前記第１のデータバスのデータ幅がＴ、デ
ータレートがＳであり、かつ前記第２のデータバスのデ
ータ幅がＭ、データレートがＬ、バスの本数がＮである
場合に、Ｔ×Ｓ≦Ｍ×Ｌ×Ｎを満たすようにデータ幅ＴとデータレートＳの値を決定
して、前記第１のデータバスと前記第２のデータバスの
バンド幅を等しく、または前記第１のデータバスより前
記第２のデータバスのバンド幅が大きくなるように構成
したことを特徴とする請求項４記載のメモリサブシステ
ム。
【請求項６】複数のプロセッサと第３のデータバスを介
して接続しているメモリコントローラとメモリアレイか
らなる計算機システムにおいて、メモリコントローラと
メモリアレイ間にメモリコントローラとメモリアレイを
接続するデータ転送手段を１つまたは複数設け、該デー
タ転送手段の１つとメモリコントローラの間を第１のデ
ータバスで接続し、該データ転送手段の１つとメモリア
レイ間を１本もしくは２本以上の複数の第２のデータバ
スで接続し、第１のデータバスはソース同期転送でデー
タ転送を行うようにし、さらに、該データ転送手段とメ
モリコントローラのバスインターフェイス部にはデータ
レート変換手段およびデータ幅変換手段の両方を備え
て、第３のデータバスと第１のデータバスのバンド幅が
等しく、または第３のデータバスより第１のデータバス
のバンド幅が大きくなるように構成したことを特徴とす
るメモリサブシステム。
【請求項７】前記第３のデータバスのデータ幅がＰ、デ
ータレートがＱ、バスの本数がＲであり、かつ前記第１
のデータバスのデータ幅がＴ、データレートがＳ、バス
の本数がＵである場合に、第１のデータバスのデータ幅
とデータレートとバスの本数の関係をＴ×Ｓ×Ｕ≦Ｐ×Ｑ×ＲかつＴ＜Ｐを満たすようにデータ幅ＴとデータレートＳとバスの本
数Ｕの値を決定して、前記第３のデータバスと前記第１
のデータバスのバンド幅を等しく、または前記第３のデ
ータバスより前記第１のデータバスのバンド幅が大きく
なるように構成したことを特徴とする請求項６記載のメ
モリサブシステム。
【請求項８】ソース同期転送を行うインターフェイスを
もつデータ転送装置において、データ転送装置内にバッ
ファをＮ段具備することで、データ転送装置間の伝送路
におけるデータの伝播遅延時間Tdによらずデータ転送の
最小転送サイクルを保証し、 0 ＜ Td ＜Ｎ×(マシンサイクル時間) の場合にもＮサイクルデータ転送を実現したことを特徴
とするデータ転送装置。