JP3080821B2 - 時分割タイムスロット入替回路 - Google Patents
時分割タイムスロット入替回路Info
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- 101150047356 dec-1 gene Proteins 0.000 description 11
- 230000003213 activating effect Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/08—Time only switching
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- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、並列型時分割タイムス
ロット入替回路の消費電力低減手段に関する。
ロット入替回路の消費電力低減手段に関する。
【０００２】
【従来の技術】従来、大容量デジタル信号の回線設定に
用いられるタイムスロット入替回路として信号速度を低
速にするために並列型タイムスロット入替回路構成を用
いたシーケンシャルライトランダムリード方式が用いら
れている。
用いられるタイムスロット入替回路として信号速度を低
速にするために並列型タイムスロット入替回路構成を用
いたシーケンシャルライトランダムリード方式が用いら
れている。
【０００３】図８は従来例の全体構成を示すブロック図
であり、図９はこの従来例の制御部の構成を示すブロッ
ク図である。図８に示すように、入力ポートＩＮ−１〜
ＩＮ−Ｎから入力された信号はデータメモリＤＭ−１１
〜ＤＭ−ＮＮのそれぞれに書き込まれる。その際に、デ
ータメモリＤＭ−１１〜ＤＭ−ＮＮに書き込まれるデー
タのアドレスは回線数を周期とする書き込みアドレス設
定カウンタＣＴＲ−１により設定される。したがって、
書き込みアドレス設定カウンタＣＴＲ−１の出力カウン
タ値は回線番号を表す。回線設定部ＴＳＷ−１〜ＴＳＷ
−Ｎのそれぞれは出力ポートＯＵＴ−１〜ＯＵＴ−Ｎの
それぞれに出力する手段であり、入力ポートＩＮ−１〜
ＩＮ−Ｎ対応に設けられたデータメモリ群ＤＭ−１１〜
ＤＭ−１Ｎ、ＤＭ−２１〜ＤＭ−２Ｎ、…、ＤＭ−Ｎ１
〜ＤＭ−ＮＮとその出力をそれぞれ制御するデコーダＤ
ＥＣＯ−１〜ＤＥＣＯ−Ｎとにより構成される。データ
メモリ群ＤＭ−１１〜ＤＭ−１Ｎ、ＤＭ２１〜ＤＭ−２
Ｎ、…、ＤＭ−Ｎ１〜ＤＭ−ＮＮからの読み出しに際し
ては読み出し制御メモリＡＣＭ−１〜ＡＣＭ−Ｎのそれ
ぞれからの出力データに応じてデコーダＤＥＣＯ−１〜
ＤＥＣＯ−Ｎのそれぞれが読み出し制御信号を出力す
る。なお読み出し制御メモリＡＣＭ−１〜ＡＣＭ−Ｎは
出力ポートＯＵＴ−１〜ＯＵＴ−Ｎ対応に設けられてい
る。各回線設定部のすべてのデータメモリの出力はひと
つに束ねられ回線設定部ＴＳＷ−１〜ＴＳＷ−Ｎのそれ
ぞれの出力ポートに出力される。図９に示すように、回
線設定データ出力部ＳＥＴからは入力信号ポート番号
（ｉｎ Ｐｏｒｔ Ｎｏ）、入力信号回線番号（ｉｎ
Ｐｏｒｔ Ａｄｄｒｅｓｓ）、出力信号ポート信号（ｏ
ｕｔＰｏｒｔ Ｎｏ）および出力信号回線番号（ｏｕｔ
Ｐｏｒｔ Ａｄｄｒｅｓｓ）が出力される。デコーダ
ＤＥＣ−２は出力信号ポート番号により出力するポート
の読み出し制御メモリに対し書き込み制御信号を出力す
る。回線設定データ出力部ＳＥＴからの四つの出力は同
時に行われ、デコーダＤＥＣ−２により出力するポート
の読み出し制御メモリにのみに入力信号ポート番号と入
力信号回線番号とが書き込まれる。このときの読み出し
制御メモリの書き込みアドレスは出力信号回線番号であ
る。回線数を周期とする読み出しアドレス設定カウンタ
ＣＲＴ−２によりアドレス指定され、読み出し制御メモ
リからの読み出しが行われる。読み出しアドレス設定カ
ウンタＣＴＲ−２の出力カウンタ値は、書き込みアドレ
ス設定カウンタＣＴＲ−１同様に、回線番号を表す。
であり、図９はこの従来例の制御部の構成を示すブロッ
ク図である。図８に示すように、入力ポートＩＮ−１〜
ＩＮ−Ｎから入力された信号はデータメモリＤＭ−１１
〜ＤＭ−ＮＮのそれぞれに書き込まれる。その際に、デ
ータメモリＤＭ−１１〜ＤＭ−ＮＮに書き込まれるデー
タのアドレスは回線数を周期とする書き込みアドレス設
定カウンタＣＴＲ−１により設定される。したがって、
書き込みアドレス設定カウンタＣＴＲ−１の出力カウン
タ値は回線番号を表す。回線設定部ＴＳＷ−１〜ＴＳＷ
−Ｎのそれぞれは出力ポートＯＵＴ−１〜ＯＵＴ−Ｎの
それぞれに出力する手段であり、入力ポートＩＮ−１〜
ＩＮ−Ｎ対応に設けられたデータメモリ群ＤＭ−１１〜
ＤＭ−１Ｎ、ＤＭ−２１〜ＤＭ−２Ｎ、…、ＤＭ−Ｎ１
〜ＤＭ−ＮＮとその出力をそれぞれ制御するデコーダＤ
ＥＣＯ−１〜ＤＥＣＯ−Ｎとにより構成される。データ
メモリ群ＤＭ−１１〜ＤＭ−１Ｎ、ＤＭ２１〜ＤＭ−２
Ｎ、…、ＤＭ−Ｎ１〜ＤＭ−ＮＮからの読み出しに際し
ては読み出し制御メモリＡＣＭ−１〜ＡＣＭ−Ｎのそれ
ぞれからの出力データに応じてデコーダＤＥＣＯ−１〜
ＤＥＣＯ−Ｎのそれぞれが読み出し制御信号を出力す
る。なお読み出し制御メモリＡＣＭ−１〜ＡＣＭ−Ｎは
出力ポートＯＵＴ−１〜ＯＵＴ−Ｎ対応に設けられてい
る。各回線設定部のすべてのデータメモリの出力はひと
つに束ねられ回線設定部ＴＳＷ−１〜ＴＳＷ−Ｎのそれ
ぞれの出力ポートに出力される。図９に示すように、回
線設定データ出力部ＳＥＴからは入力信号ポート番号
（ｉｎ Ｐｏｒｔ Ｎｏ）、入力信号回線番号（ｉｎ
Ｐｏｒｔ Ａｄｄｒｅｓｓ）、出力信号ポート信号（ｏ
ｕｔＰｏｒｔ Ｎｏ）および出力信号回線番号（ｏｕｔ
Ｐｏｒｔ Ａｄｄｒｅｓｓ）が出力される。デコーダ
ＤＥＣ−２は出力信号ポート番号により出力するポート
の読み出し制御メモリに対し書き込み制御信号を出力す
る。回線設定データ出力部ＳＥＴからの四つの出力は同
時に行われ、デコーダＤＥＣ−２により出力するポート
の読み出し制御メモリにのみに入力信号ポート番号と入
力信号回線番号とが書き込まれる。このときの読み出し
制御メモリの書き込みアドレスは出力信号回線番号であ
る。回線数を周期とする読み出しアドレス設定カウンタ
ＣＲＴ−２によりアドレス指定され、読み出し制御メモ
リからの読み出しが行われる。読み出しアドレス設定カ
ウンタＣＴＲ−２の出力カウンタ値は、書き込みアドレ
ス設定カウンタＣＴＲ−１同様に、回線番号を表す。
【０００４】図１０に入出力ポート数が「６」の場合の
回線設定部ＴＳＷ−１とそれに関係する制御部ＣＯＮＴ
との構成を示し、入力ポートＩＮ−１〜ＩＮ−６への入
力信号および出力ポートＯＵＴ−１からの出力信号を図
１１に示す。図１１に示す「ＤＭのＡＤＤ」は回線番号
を示し、データメモリへの書き込みアドレスおよび読み
出しアドレスを示す。図１１に示す入力信号がデータメ
モリＤＭ１１〜ＤＭ１６のそれぞれに書き込まれたメモ
リ内容を図１２に示す。図１４は出力ポートＯＵＴ−１
から図１１に示すように出力するための回線設定データ
出力部ＳＥＴからの出力データを示し、図１３は回線設
定データ出力部ＳＥＴにより設定された読み出し制御メ
モリＡＣＭ−１のメモリ内容を示す。図１３で「ＡＤ
Ｄ」は出力回線番号を示す。
回線設定部ＴＳＷ−１とそれに関係する制御部ＣＯＮＴ
との構成を示し、入力ポートＩＮ−１〜ＩＮ−６への入
力信号および出力ポートＯＵＴ−１からの出力信号を図
１１に示す。図１１に示す「ＤＭのＡＤＤ」は回線番号
を示し、データメモリへの書き込みアドレスおよび読み
出しアドレスを示す。図１１に示す入力信号がデータメ
モリＤＭ１１〜ＤＭ１６のそれぞれに書き込まれたメモ
リ内容を図１２に示す。図１４は出力ポートＯＵＴ−１
から図１１に示すように出力するための回線設定データ
出力部ＳＥＴからの出力データを示し、図１３は回線設
定データ出力部ＳＥＴにより設定された読み出し制御メ
モリＡＣＭ−１のメモリ内容を示す。図１３で「ＡＤ
Ｄ」は出力回線番号を示す。
【０００５】図１０を構成する主要ブロックでの動作を
説明する。入力ポートＩＮ−１を経由するデータＡ０、
Ａ１、Ａ２、Ａ３およびＡ４は書き込みアドレス設定カ
ウンタＣＴＲ−１が指定するアドレスの付されたデータ
メモリＤＭ−１１の領域に書き込まれ、また、入力ポー
トＩＮ−２を経由するデータＢ０、Ｂ１、Ｂ２、Ｂ３お
よびＢ４は書き込みアドレス設定カウンタＣＴＲ−１が
指定するアドレスの付されたデータメモリＤＭ−１２の
領域に書き込まれ、入力ポートＩＮ−３を経由するデー
タＣ０、Ｃ１、Ｃ２、Ｃ３およびＣ４は書き込みアドレ
ス設定カウンタＣＴＲ−１が指定するアドレスの付され
たデータメモリＤＭ−１３の領域に書き込まれ、入力ポ
ートＩＮ−４を経由するデータＤ０、Ｄ１、Ｄ２、Ｄ３
およびＤ４は書き込みアドレス設定カウンタＣＴＲ−１
が指定するアドレスの付されたデータメモリＤＭ−１４
の領域に書き込まれ、入力ポートＩＮ−５を経由するデ
ータＥ０、Ｅ１、Ｅ２、Ｅ３およびＥ４は書き込みアド
レス設定カウンタＣＴＲ−１が指定するアドレスの付さ
れたデータメモリＤＭ−１５の領域に書き込まれ、入力
ポートＩＮ−６を経由するデータＦ０、Ｆ１、Ｆ２、Ｆ
３およびＦ４は書き込みアドレス設定カウンタＣＴＲ−
１が指定するアドレスの付されたデータメモリＤＭ−１
６の領域に書き込まれる。読み出し制御メモリＡＣＭ−
１は、先ず、回線設定データ出力部ＳＥＴにあらかじめ
設定されている入力信号ポート番号「３」と入力信号回
線番号「１」との組み合わせ「３１」とで指定される入
力ポートＩＮ−３に接続されたデータメモリＤＭ−１３
のアドレス「１」が付された領域上のデータＣ１を回線
設定データ出力部ＳＥＴに組み合わせ「３１」に対応し
てあらかじめ設定されている出力信号回線番号「０」に
対応するスロット上に読み出し、次に、回線設定データ
出力部ＳＥＴにあらかじめ設定されている入力信号ポー
ト番号「５」と入力信号回線番号「０」との組み合わせ
「５０」とで指定される入力ポートＩＮ−５に接続され
たデータメモリＤＭ−１５のアドレス「０」が付された
領域上のデータＥ０を回線設定データ出力部ＳＥＴに組
み合わせ「５０」に対応してあらかじめ設定されている
出力信号回線番号「１」に対応するスロット上に読み出
し、次に、回線設定データ出力部ＳＥＴにあらかじめ設
定されている入力信号ポート番号「６」と入力信号回線
番号「４」との組み合わせ「６４」とで指定される入力
ポートＩＮ−６に接続されたデータメモリＤＭ−１６の
アドレス「４」が付された領域上のデータＦ４を回線設
定データ出力部ＳＥＴに組み合わせ「６４」に対応して
あらかじめ設定されている出力信号回線番号「２」に対
応するスロット上に読み出し、次に、回線設定データ出
力部ＳＥＴにあらかじめ設定されている入力信号ポート
番号「３」と入力信号回線番号「２」との組み合わせ
「３２」とで指定される入力ポートＩＮ−３に接続され
たデータメモリＤＭ−１３のアドレス「２」が付された
領域上のデータＣ２を回線設定データ出力部ＳＥＴに組
み合わせ「３２」に対応してあらかじめ設定されている
出力信号回線番号「３」に対応するスロット上に読み出
し、次に、回線設定データ出力部ＳＥＴにあらかじめ設
定されている入力信号ポート番号「１」と入力信号回線
番号「３」との組み合わせ「１３」とで指定される入力
ポートＩＮ−１に接続されたデータメモリＤＭ−１１の
アドレス「３」が付された領域上のデータＡ３を回線設
定データ出力部ＳＥＴに組み合わせ「１３」に対応して
あらかじめ設定されている出力信号回線番号「４」に対
応するスロット上に読み出し、回線設定データ出力部Ｓ
ＥＴにあらかじめ設定されている出力信号ポート番号
「１」が指定する出力ポートＯＵＴ−１を経由してこれ
らの読み出されたデータＣ１、Ｅ０、Ｆ４、Ｃ２および
Ａ３を出力する。
説明する。入力ポートＩＮ−１を経由するデータＡ０、
Ａ１、Ａ２、Ａ３およびＡ４は書き込みアドレス設定カ
ウンタＣＴＲ−１が指定するアドレスの付されたデータ
メモリＤＭ−１１の領域に書き込まれ、また、入力ポー
トＩＮ−２を経由するデータＢ０、Ｂ１、Ｂ２、Ｂ３お
よびＢ４は書き込みアドレス設定カウンタＣＴＲ−１が
指定するアドレスの付されたデータメモリＤＭ−１２の
領域に書き込まれ、入力ポートＩＮ−３を経由するデー
タＣ０、Ｃ１、Ｃ２、Ｃ３およびＣ４は書き込みアドレ
ス設定カウンタＣＴＲ−１が指定するアドレスの付され
たデータメモリＤＭ−１３の領域に書き込まれ、入力ポ
ートＩＮ−４を経由するデータＤ０、Ｄ１、Ｄ２、Ｄ３
およびＤ４は書き込みアドレス設定カウンタＣＴＲ−１
が指定するアドレスの付されたデータメモリＤＭ−１４
の領域に書き込まれ、入力ポートＩＮ−５を経由するデ
ータＥ０、Ｅ１、Ｅ２、Ｅ３およびＥ４は書き込みアド
レス設定カウンタＣＴＲ−１が指定するアドレスの付さ
れたデータメモリＤＭ−１５の領域に書き込まれ、入力
ポートＩＮ−６を経由するデータＦ０、Ｆ１、Ｆ２、Ｆ
３およびＦ４は書き込みアドレス設定カウンタＣＴＲ−
１が指定するアドレスの付されたデータメモリＤＭ−１
６の領域に書き込まれる。読み出し制御メモリＡＣＭ−
１は、先ず、回線設定データ出力部ＳＥＴにあらかじめ
設定されている入力信号ポート番号「３」と入力信号回
線番号「１」との組み合わせ「３１」とで指定される入
力ポートＩＮ−３に接続されたデータメモリＤＭ−１３
のアドレス「１」が付された領域上のデータＣ１を回線
設定データ出力部ＳＥＴに組み合わせ「３１」に対応し
てあらかじめ設定されている出力信号回線番号「０」に
対応するスロット上に読み出し、次に、回線設定データ
出力部ＳＥＴにあらかじめ設定されている入力信号ポー
ト番号「５」と入力信号回線番号「０」との組み合わせ
「５０」とで指定される入力ポートＩＮ−５に接続され
たデータメモリＤＭ−１５のアドレス「０」が付された
領域上のデータＥ０を回線設定データ出力部ＳＥＴに組
み合わせ「５０」に対応してあらかじめ設定されている
出力信号回線番号「１」に対応するスロット上に読み出
し、次に、回線設定データ出力部ＳＥＴにあらかじめ設
定されている入力信号ポート番号「６」と入力信号回線
番号「４」との組み合わせ「６４」とで指定される入力
ポートＩＮ−６に接続されたデータメモリＤＭ−１６の
アドレス「４」が付された領域上のデータＦ４を回線設
定データ出力部ＳＥＴに組み合わせ「６４」に対応して
あらかじめ設定されている出力信号回線番号「２」に対
応するスロット上に読み出し、次に、回線設定データ出
力部ＳＥＴにあらかじめ設定されている入力信号ポート
番号「３」と入力信号回線番号「２」との組み合わせ
「３２」とで指定される入力ポートＩＮ−３に接続され
たデータメモリＤＭ−１３のアドレス「２」が付された
領域上のデータＣ２を回線設定データ出力部ＳＥＴに組
み合わせ「３２」に対応してあらかじめ設定されている
出力信号回線番号「３」に対応するスロット上に読み出
し、次に、回線設定データ出力部ＳＥＴにあらかじめ設
定されている入力信号ポート番号「１」と入力信号回線
番号「３」との組み合わせ「１３」とで指定される入力
ポートＩＮ−１に接続されたデータメモリＤＭ−１１の
アドレス「３」が付された領域上のデータＡ３を回線設
定データ出力部ＳＥＴに組み合わせ「１３」に対応して
あらかじめ設定されている出力信号回線番号「４」に対
応するスロット上に読み出し、回線設定データ出力部Ｓ
ＥＴにあらかじめ設定されている出力信号ポート番号
「１」が指定する出力ポートＯＵＴ−１を経由してこれ
らの読み出されたデータＣ１、Ｅ０、Ｆ４、Ｃ２および
Ａ３を出力する。
【０００６】
【発明が解決しようとする課題】このように従来例で
は、入力データの全てがデータメモリに書き込まれるの
で、大容量の回線設定を行う回路では、データメモリか
ら読み出されないデータを書き込む分だけ消費電力が多
くなる欠点がある。
は、入力データの全てがデータメモリに書き込まれるの
で、大容量の回線設定を行う回路では、データメモリか
ら読み出されないデータを書き込む分だけ消費電力が多
くなる欠点がある。
【０００７】本発明は、このような欠点を除去するもの
で、データメモリへの書き込みに消費する電力を低減す
る手段を含む時分割タイムスロット入替回路を提供する
ことを目的とする。
で、データメモリへの書き込みに消費する電力を低減す
る手段を含む時分割タイムスロット入替回路を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】本発明は、それぞれのタ
イムスロットに割り付けられた時分割データが入力され
るＮ（Ｎは複数）個の入力ポートと、この入力ポートの
個数と等しい個数の出力ポートと、前記入力ポートごと
のデータがそれぞれ前記出力ポートの一つに対応するＮ
個のデータメモリに書き込まれ、この書き込まれたデー
タが読み出し情報に基づき出力ポートに対応するＮ個の
データメモリから読み出されて各出力ポートに出力され
るＮ×Ｎ個で構成されたデータメモリと、あらかじめ設
定されたタイムスロット入れ替え情報に基づいて、前記
Ｎ×Ｎ個のデータメモリに前記入力ポートに到来するデ
ータをシーケンシャルに書き込む書き込み情報を与え、
かつランダムに読み出す読み出し情報を与える回線設定
部とを備え、前記回線設定部は、前記データメモリへの
書き込み情報として、入力ポートごとに、入力されたデ
ータをそのデータが割り付けられたスロット番号に対応
するアドレスを指定する入力信号アドレスを生成し、入
力ポートに接続されるＮ個のデータメモリに順次書き込
みアドレスとして与えて、入力ポートごとに順次到来す
るデータを指定のアドレスに書き込む書き込み制御手段
と、前記データメモリからの読み出し情報として、出力
ポートごとに、読み出されるデータが経由する入力ポー
トを指定する入力ポート番号およびこの読み出されるデ
ータが割り付けられるスロットのスロット番号との組み
合わせによって指定される出力信号アドレスを生成し、
この出力信号アドレスに対応するデータメモリに読み出
しアドレスとして与えて指定されたアドレスのデータを
各出力ポートに読み出す読み出し制御手段とを含む時分
割タイムスロット入替回路において、前記回線設定部
は、前記Ｎ×Ｎ個のデータメモリへの書き込み制御信号
として、入力ポートごとに、前記読み出しデータ出力手
段の出力する出力ポート番号に対応するデータメモリの
対応するスロットにのみデータを書き込むことを許可す
る書き込み制御信号を発生し、前記Ｎ×Ｎ個のデータメ
モリへ与える書き込み制御信号発生手段を含むことを特
徴とする。
イムスロットに割り付けられた時分割データが入力され
るＮ（Ｎは複数）個の入力ポートと、この入力ポートの
個数と等しい個数の出力ポートと、前記入力ポートごと
のデータがそれぞれ前記出力ポートの一つに対応するＮ
個のデータメモリに書き込まれ、この書き込まれたデー
タが読み出し情報に基づき出力ポートに対応するＮ個の
データメモリから読み出されて各出力ポートに出力され
るＮ×Ｎ個で構成されたデータメモリと、あらかじめ設
定されたタイムスロット入れ替え情報に基づいて、前記
Ｎ×Ｎ個のデータメモリに前記入力ポートに到来するデ
ータをシーケンシャルに書き込む書き込み情報を与え、
かつランダムに読み出す読み出し情報を与える回線設定
部とを備え、前記回線設定部は、前記データメモリへの
書き込み情報として、入力ポートごとに、入力されたデ
ータをそのデータが割り付けられたスロット番号に対応
するアドレスを指定する入力信号アドレスを生成し、入
力ポートに接続されるＮ個のデータメモリに順次書き込
みアドレスとして与えて、入力ポートごとに順次到来す
るデータを指定のアドレスに書き込む書き込み制御手段
と、前記データメモリからの読み出し情報として、出力
ポートごとに、読み出されるデータが経由する入力ポー
トを指定する入力ポート番号およびこの読み出されるデ
ータが割り付けられるスロットのスロット番号との組み
合わせによって指定される出力信号アドレスを生成し、
この出力信号アドレスに対応するデータメモリに読み出
しアドレスとして与えて指定されたアドレスのデータを
各出力ポートに読み出す読み出し制御手段とを含む時分
割タイムスロット入替回路において、前記回線設定部
は、前記Ｎ×Ｎ個のデータメモリへの書き込み制御信号
として、入力ポートごとに、前記読み出しデータ出力手
段の出力する出力ポート番号に対応するデータメモリの
対応するスロットにのみデータを書き込むことを許可す
る書き込み制御信号を発生し、前記Ｎ×Ｎ個のデータメ
モリへ与える書き込み制御信号発生手段を含むことを特
徴とする。
【０００９】
【作用】ひとつの回線番号に含まれるＮ個（Ｎは複数）
のデータがその回線番号対応のスロットにそれぞれ割り
付けられてＮ個の入力ポートを経由してデータメモリに
書き込まれ、このデータのスロット割り付けが変更され
て読み出されてＮ個の出力ポートを経由して出力され
る。この書き込みおよび読み出しに際して、入力ポート
の識別番号と回線番号との第一の組合せデータをこのデ
ータメモリへの書き込みアドレスとし、出力ポートの識
別番号と回線番号との第二の組合せデータをこのデータ
メモリへの読み出しアドレスとして用いられる。この第
二の組合せに基づきひとつのデータメモリから読み出し
が行われないデータを検索し、このデータを含む第一の
組合せに対応する書き込みアドレスをもつデータメモリ
上の領域へのデータ書き込みを禁止する。
のデータがその回線番号対応のスロットにそれぞれ割り
付けられてＮ個の入力ポートを経由してデータメモリに
書き込まれ、このデータのスロット割り付けが変更され
て読み出されてＮ個の出力ポートを経由して出力され
る。この書き込みおよび読み出しに際して、入力ポート
の識別番号と回線番号との第一の組合せデータをこのデ
ータメモリへの書き込みアドレスとし、出力ポートの識
別番号と回線番号との第二の組合せデータをこのデータ
メモリへの読み出しアドレスとして用いられる。この第
二の組合せに基づきひとつのデータメモリから読み出し
が行われないデータを検索し、このデータを含む第一の
組合せに対応する書き込みアドレスをもつデータメモリ
上の領域へのデータ書き込みを禁止する。
【００１０】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１はこの実施例の回路構成を示すブロ
ック構成図であり、図２は図１に含まれる制御部の回路
構成を示すブロック構成図である。図１および図２で、
図８および図９と同じ符号が付されたブロックは従来例
のブロックと同一であることを示す。
して説明する。図１はこの実施例の回路構成を示すブロ
ック構成図であり、図２は図１に含まれる制御部の回路
構成を示すブロック構成図である。図１および図２で、
図８および図９と同じ符号が付されたブロックは従来例
のブロックと同一であることを示す。
【００１１】この実施例は、図１に示すように、ひとつ
の回線を経由する信号に属するＮ個（Ｎは複数）のデー
タがその回線の回線番号に対応するＮ個のスロットのそ
れぞれに割り付けられて並列に到来するＮ個の入力ポー
トＩＮ−１〜ＩＮ−Ｎと、この入力ポートの個数と等し
い個数の出力ポートＯＵＴ−１〜ＯＵＴ−Ｎと、上記複
数個の入力ポートを経由するデータが書き込まれ、この
書き込まれたデータが読み出し情報に基づき読み出され
て出力ポートＯＵＴ−１〜ＯＵＴ−Ｎのそれぞれに与え
られるデータメモリＤＭ−１１〜ＤＭ−ＮＮと、このデ
ータメモリＤＭ−１１〜ＤＭ−ＮＮからの読み出し情報
として、読み出されるデータが経由する出力ポートを指
定する出力ポート番号およびこの読み出されるデータが
割り付けられるスロットのスロット番号を指定する出力
信号アドレスを生成する読み出しデータ出力手段および
この読み出しデータ出力手段が指定する読み出し情報に
応じて読み出されるデータを入力ポートＩＮ−１〜ＩＮ
−Ｎを経由する信号から選択してデータメモリＤＭ−１
１〜ＤＭ−ＮＮへ書き込む情報として、そのデータが経
由する入力ポートを指定する入力ポート番号およびその
データが割り付けられたスロットのスロット番号を指定
する入力信号アドレスを出力する書き込みデータ出力手
段を含む回線設定データ出力部ＳＥＴとを備え、さら
に、本発明の特徴とする手段として、入力ポートＩＮ−
１〜ＩＮ−Ｎに対応して設けられ、上記書き込みデータ
出力手段が指定するスロット番号のスロット上のデータ
をデータメモリＤＭ−１１〜ＤＭ−ＮＮに書き込むこと
を許可し、このスロット番号を除くスロット番号のスロ
ット上に割り付けられたデータをデータメモリＤＭ−１
１〜ＤＭ−ＮＮに書き込むことを禁止する書き込み制御
信号を発生する書き込み制御信号発生手段である書き込
み制御メモリＷＣＭ−１〜ＷＣＭ−Ｎ、デコーダＤＥＣ
Ｉ−１〜ＤＥＣＩ−Ｎ、デコーダＤＥＣ−１および書き
込みアドレス設定カウンタＣＴＲ−１を備える。
の回線を経由する信号に属するＮ個（Ｎは複数）のデー
タがその回線の回線番号に対応するＮ個のスロットのそ
れぞれに割り付けられて並列に到来するＮ個の入力ポー
トＩＮ−１〜ＩＮ−Ｎと、この入力ポートの個数と等し
い個数の出力ポートＯＵＴ−１〜ＯＵＴ−Ｎと、上記複
数個の入力ポートを経由するデータが書き込まれ、この
書き込まれたデータが読み出し情報に基づき読み出され
て出力ポートＯＵＴ−１〜ＯＵＴ−Ｎのそれぞれに与え
られるデータメモリＤＭ−１１〜ＤＭ−ＮＮと、このデ
ータメモリＤＭ−１１〜ＤＭ−ＮＮからの読み出し情報
として、読み出されるデータが経由する出力ポートを指
定する出力ポート番号およびこの読み出されるデータが
割り付けられるスロットのスロット番号を指定する出力
信号アドレスを生成する読み出しデータ出力手段および
この読み出しデータ出力手段が指定する読み出し情報に
応じて読み出されるデータを入力ポートＩＮ−１〜ＩＮ
−Ｎを経由する信号から選択してデータメモリＤＭ−１
１〜ＤＭ−ＮＮへ書き込む情報として、そのデータが経
由する入力ポートを指定する入力ポート番号およびその
データが割り付けられたスロットのスロット番号を指定
する入力信号アドレスを出力する書き込みデータ出力手
段を含む回線設定データ出力部ＳＥＴとを備え、さら
に、本発明の特徴とする手段として、入力ポートＩＮ−
１〜ＩＮ−Ｎに対応して設けられ、上記書き込みデータ
出力手段が指定するスロット番号のスロット上のデータ
をデータメモリＤＭ−１１〜ＤＭ−ＮＮに書き込むこと
を許可し、このスロット番号を除くスロット番号のスロ
ット上に割り付けられたデータをデータメモリＤＭ−１
１〜ＤＭ−ＮＮに書き込むことを禁止する書き込み制御
信号を発生する書き込み制御信号発生手段である書き込
み制御メモリＷＣＭ−１〜ＷＣＭ−Ｎ、デコーダＤＥＣ
Ｉ−１〜ＤＥＣＩ−Ｎ、デコーダＤＥＣ−１および書き
込みアドレス設定カウンタＣＴＲ−１を備える。
【００１２】本発明はデータメモリへの書き込み動作が
従来の方式と違い、データメモリからの読み出し動作は
従来例と同一であるので、データメモリへの書き込み動
作について次に説明する。図１に示すように、入力ポー
トＩＮ−１〜ＩＮ−Ｎから入力された信号は、デコーダ
ＤＥＣＩ−１〜ＤＥＣＩ−Ｎから書き込み制御信号が入
力された場合にデータメモリＤＭ−１１〜ＤＭ−ＮＮの
それぞれに書き込まれる。デコーダＤＥＣＩ−１〜ＤＥ
ＣＩ−Ｎは各入力ポートに対応して用意されており、そ
れぞれに入力ポートに対応して設けた書き込み制御メモ
リＷＣＭ−１〜ＷＣＭ−Ｎの出力データに応じて回線設
定部ＴＳＷ−１〜ＴＳＷ−Ｎ内のデータメモリＤＭ−１
１〜ＤＭ−Ｎ１、ＤＭ−２１〜ＤＭ−２Ｎ、…、ＤＭ−
Ｎ１〜ＤＭ−ＮＮのそれぞれに書き込み制御信号を出力
している。図２に示すように、デコーダＤＥＣ−１は、
入力信号ポート番号（ｉｎ Ｐｏｒｔ Ｎｏ）により指
定された書き込み制御メモリに対して書き込み制御信号
を出力する。回線設定データ出力部ＳＥＴからの四つの
出力は同時に行われるので、デコーダＤＥＣ−１により
入力するポートの書き込み制御メモリにのみ出力信号ポ
ート番号（ｏｕｔＰｏｒｔ Ｎｏ）が書き込まれる。こ
のときに、書き込み制御メモリの書き込みアドレスは入
力信号回線番号（ｉｎ Ｐｏｒｔ Ａｄｄｒｅｓｓ）で
ある。書き込み制御メモリからの読み出しは、回線数を
周期とする書き込みアドレス設定カウンタＣＴＲ−１に
よりアドレス指定され行われる。書き込みアドレス設定
カウンタＣＴＲ−１の出力カウンタ値は回線番号を表
す。また、この回線数を周期とする書き込みアドレス設
定カウンタＣＴＲ−１によりデータメモリに書き込むデ
ータのアドレスは設定される。書き込み制御メモリ読み
出しアドレスとデータメモリ書き込みアドレスが同一カ
ウンタＣＴＲ−１により行われるので、特定回線につい
て書き込み制御メモリの出力情報とデータメモリに書き
込むアドレスおよび回線番号とが一致する。
従来の方式と違い、データメモリからの読み出し動作は
従来例と同一であるので、データメモリへの書き込み動
作について次に説明する。図１に示すように、入力ポー
トＩＮ−１〜ＩＮ−Ｎから入力された信号は、デコーダ
ＤＥＣＩ−１〜ＤＥＣＩ−Ｎから書き込み制御信号が入
力された場合にデータメモリＤＭ−１１〜ＤＭ−ＮＮの
それぞれに書き込まれる。デコーダＤＥＣＩ−１〜ＤＥ
ＣＩ−Ｎは各入力ポートに対応して用意されており、そ
れぞれに入力ポートに対応して設けた書き込み制御メモ
リＷＣＭ−１〜ＷＣＭ−Ｎの出力データに応じて回線設
定部ＴＳＷ−１〜ＴＳＷ−Ｎ内のデータメモリＤＭ−１
１〜ＤＭ−Ｎ１、ＤＭ−２１〜ＤＭ−２Ｎ、…、ＤＭ−
Ｎ１〜ＤＭ−ＮＮのそれぞれに書き込み制御信号を出力
している。図２に示すように、デコーダＤＥＣ−１は、
入力信号ポート番号（ｉｎ Ｐｏｒｔ Ｎｏ）により指
定された書き込み制御メモリに対して書き込み制御信号
を出力する。回線設定データ出力部ＳＥＴからの四つの
出力は同時に行われるので、デコーダＤＥＣ−１により
入力するポートの書き込み制御メモリにのみ出力信号ポ
ート番号（ｏｕｔＰｏｒｔ Ｎｏ）が書き込まれる。こ
のときに、書き込み制御メモリの書き込みアドレスは入
力信号回線番号（ｉｎ Ｐｏｒｔ Ａｄｄｒｅｓｓ）で
ある。書き込み制御メモリからの読み出しは、回線数を
周期とする書き込みアドレス設定カウンタＣＴＲ−１に
よりアドレス指定され行われる。書き込みアドレス設定
カウンタＣＴＲ−１の出力カウンタ値は回線番号を表
す。また、この回線数を周期とする書き込みアドレス設
定カウンタＣＴＲ−１によりデータメモリに書き込むデ
ータのアドレスは設定される。書き込み制御メモリ読み
出しアドレスとデータメモリ書き込みアドレスが同一カ
ウンタＣＴＲ−１により行われるので、特定回線につい
て書き込み制御メモリの出力情報とデータメモリに書き
込むアドレスおよび回線番号とが一致する。
【００１３】図３に入出力ポート数が「６」の場合の回
線設定部ＴＳＷ−１とそれに関係する制御部ＣＯＮＴと
のブロック図を示し、その入力ポートＩＮ−１〜ＩＮ−
６への入力信号と、出力ポートＯＵＴ−１からの出力信
号とを図４に示す。図４で「ＤＭのＡＤＤ」は回線番号
を示し、データメモリへの書き込みアドレスおよび読み
出しアドレスを示す。図７は、出力ポートＯＵＴ−１か
ら図４に示すように出力するための回線設定データ出力
部ＳＥＴからの出力データを示し、図６は回線設定デー
タ出力部ＳＥＴにより設定された書き込み制御メモリＷ
ＣＭ−１〜ＷＣＭ−６および読み出し制御メモリＡＣＭ
−１のメモリ内容を示す。図６でＡＤＤは入力回線番号
および出力回線番号を示す。図４に示す入力信号が、図
６に示す書き込み制御メモリＷＣＭ−１〜ＷＣＭ−６か
らの出力データに応じてデータメモリＤＭ−１１〜ＤＭ
−１６のそれぞれに書き込まれたメモリ内容を図５に示
す。
線設定部ＴＳＷ−１とそれに関係する制御部ＣＯＮＴと
のブロック図を示し、その入力ポートＩＮ−１〜ＩＮ−
６への入力信号と、出力ポートＯＵＴ−１からの出力信
号とを図４に示す。図４で「ＤＭのＡＤＤ」は回線番号
を示し、データメモリへの書き込みアドレスおよび読み
出しアドレスを示す。図７は、出力ポートＯＵＴ−１か
ら図４に示すように出力するための回線設定データ出力
部ＳＥＴからの出力データを示し、図６は回線設定デー
タ出力部ＳＥＴにより設定された書き込み制御メモリＷ
ＣＭ−１〜ＷＣＭ−６および読み出し制御メモリＡＣＭ
−１のメモリ内容を示す。図６でＡＤＤは入力回線番号
および出力回線番号を示す。図４に示す入力信号が、図
６に示す書き込み制御メモリＷＣＭ−１〜ＷＣＭ−６か
らの出力データに応じてデータメモリＤＭ−１１〜ＤＭ
−１６のそれぞれに書き込まれたメモリ内容を図５に示
す。
【００１４】図３を構成する主要ブロックでの動作を説
明する。回線設定データ出力部ＳＥＴにあらかじめ設定
されている入力信号ポート番号「１」がデコーダＤＥＣ
−１に与えられると、デコーダＤＥＣ−１は書き込み制
御メモリＷＣＭ−１が書き込み可能状態になり、この入
力信号ポート番号「１」と対の入力信号回線番号「３」
に相当のアドレスの付された領域にデコーダＤＥＣＩ−
１からデータメモリＤＭ−１１に与える書き込み制御信
号をアクティブにする信号が書き込まれる。回線番号
「３」のときにデコーダＤＥＣＩ−１からデータメモリ
ＤＭ−１１に書き込み制御信号が与えられ、入力ポート
ＩＮ−１を経由するデータＡ３がデータメモリＤＭ−１
１の回線番号「３」に相当のアドレスの付された領域に
書き込まれる。また、回線設定データ出力部ＳＥＴにあ
らかじめ設定されている入力信号ポート番号「３」がデ
コーダＤＥＣ−１に与えられると、デコーダＤＥＣ−１
は書き込み制御メモリＷＣＭ−３が書き込み可能状態に
なり、この入力信号ポート番号「３」と対の入力信号回
線番号「１」に相当のアドレスの付された領域および入
力信号回線番号「２」に相当のアドレスの付された領域
のそれぞれにデコーダＤＥＣＩ−３からデータメモリＤ
Ｍ−１３に与える書き込み制御信号をアクティブにする
信号が書き込まれ、回線番号「１」および「２」のとき
にデコーダＤＥＣＩ−１からデータメモリＤＭ−１３に
書き込み制御信号が与えられ、入力ポートＩＮ−３を経
由するデータＣ１がデータメモリＤＭ−１３の回線番号
「１」に相当のアドレスの付された領域に書き込まれ、
入力ポートＩＮ−３を経由するデータＣ２がデータメモ
リＤＭ−１３の回線番号「２」に相当のアドレスの付さ
れた領域に書き込まれる。また、回線設定データ出力部
ＳＥＴにあらかじめ設定されている入力信号ポート番号
「５」がデコーダＤＥＣ−１に与えられると、デコーダ
ＤＥＣ−１は書き込み制御メモリＷＣＭ−５が書き込み
可能状態になり、この入力信号ポート番号「５」と対の
入力信号回線番号「０」に相当のアドレスの付された領
域にデコーダＤＥＣＩ−５からデータメモリＤＭ−１５
に与える書き込み制御信号をアクティブにする信号が書
き込まれ、回線番号「０」のときにデコーダＤＥＣＩ−
１からデータメモリＤＭ−１５に書き込み制御信号が与
えられ、入力ポートＩＮ−５を経由するデータＥ０がデ
ータメモリＤＭ−１５の回線番号「０」に相当のアドレ
スの付された領域に書き込まれる。また、回線設定デー
タ出力部ＳＥＴにあらかじめ設定されている入力信号ポ
ート番号「６」がデコーダＤＥＣ−１に与えられると、
デコーダＤＥＣ−１は書き込み制御メモリＷＣＭ−６が
書き込み可能状態になり、この入力信号ポート番号
「６」と対の入力信号回線番号「４」に相当のアドレス
の付された領域にデコーダＤＥＣＩ−５からデータメモ
リＤＭ−１５に与える書き込み制御信号をアクティブに
する信号が書き込まれ、回線番号「４」のときにデコー
ダＤＥＣＩ−１からデータメモリＤＭ−１６に書き込み
制御信号が与えられ、入力ポートＩＮ−６を経由するデ
ータＦ４がデータメモリＤＭ−１６の回線番号「４」に
相当のアドレスの付された領域に書き込まれる。しか
し、回線番号「０」から「４」の間に書き込み制御メモ
リＷＣＭ−２およびＷＣＭ−４には書き込み制御信号を
アクティブにする信号が書き込まれず、したがってデー
タメモリＤＭ−１２およびＤＭ−１４には書き込み制御
信号が与えられないので、入力ポートＩＮ−２を経由す
るデータＢ０、Ｂ１、Ｂ２、Ｂ３およびＢ４のすべては
データメモリＤＭ−１２に書き込まれないし，また、入
力ポートＩＮ−４を経由するデータＤ０、Ｄ１、Ｄ２、
Ｄ３およびＤ４のすべてはデータメモリＤＭ−１４に書
き込まれない。
明する。回線設定データ出力部ＳＥＴにあらかじめ設定
されている入力信号ポート番号「１」がデコーダＤＥＣ
−１に与えられると、デコーダＤＥＣ−１は書き込み制
御メモリＷＣＭ−１が書き込み可能状態になり、この入
力信号ポート番号「１」と対の入力信号回線番号「３」
に相当のアドレスの付された領域にデコーダＤＥＣＩ−
１からデータメモリＤＭ−１１に与える書き込み制御信
号をアクティブにする信号が書き込まれる。回線番号
「３」のときにデコーダＤＥＣＩ−１からデータメモリ
ＤＭ−１１に書き込み制御信号が与えられ、入力ポート
ＩＮ−１を経由するデータＡ３がデータメモリＤＭ−１
１の回線番号「３」に相当のアドレスの付された領域に
書き込まれる。また、回線設定データ出力部ＳＥＴにあ
らかじめ設定されている入力信号ポート番号「３」がデ
コーダＤＥＣ−１に与えられると、デコーダＤＥＣ−１
は書き込み制御メモリＷＣＭ−３が書き込み可能状態に
なり、この入力信号ポート番号「３」と対の入力信号回
線番号「１」に相当のアドレスの付された領域および入
力信号回線番号「２」に相当のアドレスの付された領域
のそれぞれにデコーダＤＥＣＩ−３からデータメモリＤ
Ｍ−１３に与える書き込み制御信号をアクティブにする
信号が書き込まれ、回線番号「１」および「２」のとき
にデコーダＤＥＣＩ−１からデータメモリＤＭ−１３に
書き込み制御信号が与えられ、入力ポートＩＮ−３を経
由するデータＣ１がデータメモリＤＭ−１３の回線番号
「１」に相当のアドレスの付された領域に書き込まれ、
入力ポートＩＮ−３を経由するデータＣ２がデータメモ
リＤＭ−１３の回線番号「２」に相当のアドレスの付さ
れた領域に書き込まれる。また、回線設定データ出力部
ＳＥＴにあらかじめ設定されている入力信号ポート番号
「５」がデコーダＤＥＣ−１に与えられると、デコーダ
ＤＥＣ−１は書き込み制御メモリＷＣＭ−５が書き込み
可能状態になり、この入力信号ポート番号「５」と対の
入力信号回線番号「０」に相当のアドレスの付された領
域にデコーダＤＥＣＩ−５からデータメモリＤＭ−１５
に与える書き込み制御信号をアクティブにする信号が書
き込まれ、回線番号「０」のときにデコーダＤＥＣＩ−
１からデータメモリＤＭ−１５に書き込み制御信号が与
えられ、入力ポートＩＮ−５を経由するデータＥ０がデ
ータメモリＤＭ−１５の回線番号「０」に相当のアドレ
スの付された領域に書き込まれる。また、回線設定デー
タ出力部ＳＥＴにあらかじめ設定されている入力信号ポ
ート番号「６」がデコーダＤＥＣ−１に与えられると、
デコーダＤＥＣ−１は書き込み制御メモリＷＣＭ−６が
書き込み可能状態になり、この入力信号ポート番号
「６」と対の入力信号回線番号「４」に相当のアドレス
の付された領域にデコーダＤＥＣＩ−５からデータメモ
リＤＭ−１５に与える書き込み制御信号をアクティブに
する信号が書き込まれ、回線番号「４」のときにデコー
ダＤＥＣＩ−１からデータメモリＤＭ−１６に書き込み
制御信号が与えられ、入力ポートＩＮ−６を経由するデ
ータＦ４がデータメモリＤＭ−１６の回線番号「４」に
相当のアドレスの付された領域に書き込まれる。しか
し、回線番号「０」から「４」の間に書き込み制御メモ
リＷＣＭ−２およびＷＣＭ−４には書き込み制御信号を
アクティブにする信号が書き込まれず、したがってデー
タメモリＤＭ−１２およびＤＭ−１４には書き込み制御
信号が与えられないので、入力ポートＩＮ−２を経由す
るデータＢ０、Ｂ１、Ｂ２、Ｂ３およびＢ４のすべては
データメモリＤＭ−１２に書き込まれないし，また、入
力ポートＩＮ−４を経由するデータＤ０、Ｄ１、Ｄ２、
Ｄ３およびＤ４のすべてはデータメモリＤＭ−１４に書
き込まれない。
【００１５】
【発明の効果】本発明は、以上説明したように、回線設
定部のそれぞれが出力する入力データだけの書き込みを
出力側の回線設定部に設けられた各々のデータメモリに
行うので、入力データの全てをデータメモリに書き込む
場合に比べてデータの書き込み量が減り、したがって消
費電力を低減できる効果がある。すなわち、１データを
メモリに書き込む消費電力、メモリから読み出す消費電
力をα（Ｗ）、回線数をＭ、入出力ポート数をＮとし、
書き込みアドレス設定入力された回線データの全てに対
してタイムスロットの入れ替えが行われて出力されるま
での間にデータメモリで消費される電力を従来例につい
て計算すると、 データメモリ書き込み消費電力 ＮＮＭα（Ｗ） データメモリ読み出し消費電力 ＮＭα（Ｗ） 読み出し制御メモリ消費電力 ＮＭα（Ｗ） 計 （Ｎ＋２）ＮＭα（Ｗ） になり、本発明では、 データメモリ書き込み消費電力 ＮＭα（Ｗ） データメモリ読み出し消費電力 ＮＭα（Ｗ） 読み出し制御メモリ消費電力 ＮＭα（Ｗ） 書き込み制御メモリ消費電力 ＮＭα（Ｗ） 計 ４ＮＭα（Ｗ） になる。このように本発明の回路を用いると従来と比べ
てメモリに要する消費電力が４／（Ｎ＋２）に低減でき
る。
定部のそれぞれが出力する入力データだけの書き込みを
出力側の回線設定部に設けられた各々のデータメモリに
行うので、入力データの全てをデータメモリに書き込む
場合に比べてデータの書き込み量が減り、したがって消
費電力を低減できる効果がある。すなわち、１データを
メモリに書き込む消費電力、メモリから読み出す消費電
力をα（Ｗ）、回線数をＭ、入出力ポート数をＮとし、
書き込みアドレス設定入力された回線データの全てに対
してタイムスロットの入れ替えが行われて出力されるま
での間にデータメモリで消費される電力を従来例につい
て計算すると、 データメモリ書き込み消費電力 ＮＮＭα（Ｗ） データメモリ読み出し消費電力 ＮＭα（Ｗ） 読み出し制御メモリ消費電力 ＮＭα（Ｗ） 計 （Ｎ＋２）ＮＭα（Ｗ） になり、本発明では、 データメモリ書き込み消費電力 ＮＭα（Ｗ） データメモリ読み出し消費電力 ＮＭα（Ｗ） 読み出し制御メモリ消費電力 ＮＭα（Ｗ） 書き込み制御メモリ消費電力 ＮＭα（Ｗ） 計 ４ＮＭα（Ｗ） になる。このように本発明の回路を用いると従来と比べ
てメモリに要する消費電力が４／（Ｎ＋２）に低減でき
る。
【図１】本発明実施例の構成を示すブロック構成図。
【図２】図１に含まれる制御部の構成を示すブロック構
成図。
成図。
【図３】図１の部分の構成を示すブロック構成図。
【図４】図３に含まれるデータメモリの入出力データの
内容を示す図。
内容を示す図。
【図５】図４に対応するデータメモリの記憶内容を示す
図。
図。
【図６】図４に対応する読み出し制御メモリおよび書き
込み制御メモリの記憶内容を示す図。
込み制御メモリの記憶内容を示す図。
【図７】図４に対応する回線設定データ出力部の出力情
報の内容を示す図。
報の内容を示す図。
【図８】従来例の構成を示すブロック構成図。
【図９】図８に含まれる制御部の構成を示すブロック構
成図。
成図。
【図１０】図８の部分の構成を示すブロック構成図。
【図１１】図１０に含まれるデータメモリの入出力デー
タの内容を示す図。
タの内容を示す図。
【図１２】図１１に対応するデータメモリの記憶内容を
示す図。
示す図。
【図１３】図１１に対応する読み出し制御メモリの内容
を示す図。
を示す図。
【図１４】図１１に対応する回線設定データ出力部の出
力情報の内容を示す図。
力情報の内容を示す図。
ＡＣＭ−１〜ＡＣＭ−Ｎ 読み出し制御メモリ
（ＡＣＭ） ＣＴＲ−１ 書き込みアドレス設
定カウンタ（ＷＣＴＲ） ＣＴＲ−２ 読み出しアドレス設
定カウンタ（ＲＣＴＲ） ＣＯＮＴ 制御部（ＣＯＮＴ） ＤＥＣ−１，ＤＥＣ−２ デコーダ（ＤＥＣ） ＤＥＣＯ−１〜ＤＥＣＯ−Ｎ デコーダ（ＤＥＣ） ＤＥＣＩ−１〜ＤＥＣＩ−Ｎ デコーダ（ＤＥＣ） ＤＭ−１１〜ＤＭ−１Ｎ データメモリ（Ｄ
Ｍ） ＤＭ−２１〜ＤＭ−２Ｎ データメモリ（Ｄ
Ｍ） ＤＭ−３１〜ＤＭ−３Ｎ データメモリ（Ｄ
Ｍ） ＩＮ−１〜ＩＮ−Ｎ 入力ポート ＯＵＴ−１〜ＯＵＴ−Ｎ 出力ポート ＲＡＤＤ−０１〜ＲＡＤＤ−０Ｎ データメモリ読み出
しアドレス制御線 ＳＥＴ 回線設定データ出力
部 ＴＳＷ−１〜ＴＳＷ−Ｎ 回線設定部 ＷＡＤＤ データメモリ書き込
みアドレス制御線 ＷＣＭ−１〜ＷＣＭ−Ｎ 書き込み制御メモリ
（ＷＣＭ） ＷＥｉ１−０１〜ＷＥｉ１−０Ｎ 書き込み制御線 ＷＥｉ２−０１〜ＷＥｉ２−０Ｎ 書き込み制御線 ＷＥｉＮ−０１〜ＷＥｉＮ−０Ｎ 書き込み制御線
（ＡＣＭ） ＣＴＲ−１ 書き込みアドレス設
定カウンタ（ＷＣＴＲ） ＣＴＲ−２ 読み出しアドレス設
定カウンタ（ＲＣＴＲ） ＣＯＮＴ 制御部（ＣＯＮＴ） ＤＥＣ−１，ＤＥＣ−２ デコーダ（ＤＥＣ） ＤＥＣＯ−１〜ＤＥＣＯ−Ｎ デコーダ（ＤＥＣ） ＤＥＣＩ−１〜ＤＥＣＩ−Ｎ デコーダ（ＤＥＣ） ＤＭ−１１〜ＤＭ−１Ｎ データメモリ（Ｄ
Ｍ） ＤＭ−２１〜ＤＭ−２Ｎ データメモリ（Ｄ
Ｍ） ＤＭ−３１〜ＤＭ−３Ｎ データメモリ（Ｄ
Ｍ） ＩＮ−１〜ＩＮ−Ｎ 入力ポート ＯＵＴ−１〜ＯＵＴ−Ｎ 出力ポート ＲＡＤＤ−０１〜ＲＡＤＤ−０Ｎ データメモリ読み出
しアドレス制御線 ＳＥＴ 回線設定データ出力
部 ＴＳＷ−１〜ＴＳＷ−Ｎ 回線設定部 ＷＡＤＤ データメモリ書き込
みアドレス制御線 ＷＣＭ−１〜ＷＣＭ−Ｎ 書き込み制御メモリ
（ＷＣＭ） ＷＥｉ１−０１〜ＷＥｉ１−０Ｎ 書き込み制御線 ＷＥｉ２−０１〜ＷＥｉ２−０Ｎ 書き込み制御線 ＷＥｉＮ−０１〜ＷＥｉＮ−０Ｎ 書き込み制御線
Claims (1)
- 【請求項１】 それぞれのタイムスロットに割り付けら
れた時分割データが入力されるＮ（Ｎは複数）個の入力
ポートと、 この入力ポートの個数と等しい個数の出力ポートと、 前記入力ポートごとのデータがそれぞれ前記出力ポート
の一つに対応するＮ個のデータメモリに書き込まれ、こ
の書き込まれたデータが読み出し情報に基づき出力ポー
トに対応するＮ個のデータメモリから読み出されて各出
力ポートに出力されるＮ×Ｎ個で構成されたデータメモ
リと、 あらかじめ設定されたタイムスロット入れ替え情報に基
づいて、前記Ｎ×Ｎ個のデータメモリに前記入力ポート
に到来するデータをシーケンシャルに書き込み、かつラ
ンダムに読み出す回線設定部とを備える時分割タイムス
ロット入替回路において、 前記回線設定部は、 前記データメモリへの書き込みのため、入力ポートごと
に、入力されたデータをそのデータが割り付けられたス
ロット番号に対応するアドレスを指定する入力信号アド
レスを生成し、入力ポートに接続されるＮ個のデータメ
モリに順次書き込みアドレスとして与えて、入力ポート
ごとに、順次到来するデータを書き込み制御信号が発生
されたデータメモリの指定のアドレスに書き込む書き込
み制御手段と、 前記データメモリからの読み出しのため、出力ポートご
とに、読み出されるデータが経由する入力ポートを指定
する入力ポート番号およびこの読み出されるデータが割
り付けられるスロットのスロット番号との組み合わせに
よって指定される出力信号アドレスを生成し、この出力
信号アドレスに対応するデータメモリに読み出しアドレ
スとして与えて指定されたアドレスのデータを各出力ポ
ートに読み出す読み出し制御手段と、前 記Ｎ×Ｎ個のデータメモリへの前記書き込み制御信号
として、入力ポートごとに、出力ポート番号に対応する
データメモリの前記読み出されるデータが割り付けられ
るスロットにのみデータを書き込むことを許可する前記
書き込み制御信号を発生する書き込み制御信号発生手段
とを含むことを特徴とする時分割タイムスロット入替回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05247110A JP3080821B2 (ja) | 1993-10-01 | 1993-10-01 | 時分割タイムスロット入替回路 |
| CA002133369A CA2133369C (en) | 1993-10-01 | 1994-09-30 | Power saving time slot interchanger with random read/write cycles |
| US08/315,484 US5509005A (en) | 1993-10-01 | 1994-09-30 | Power saving time slot interchanger with random read/write cycles |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05247110A JP3080821B2 (ja) | 1993-10-01 | 1993-10-01 | 時分割タイムスロット入替回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07107577A JPH07107577A (ja) | 1995-04-21 |
| JP3080821B2 true JP3080821B2 (ja) | 2000-08-28 |
Family
ID=17158589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05247110A Expired - Fee Related JP3080821B2 (ja) | 1993-10-01 | 1993-10-01 | 時分割タイムスロット入替回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5509005A (ja) |
| JP (1) | JP3080821B2 (ja) |
| CA (1) | CA2133369C (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5978370A (en) * | 1997-01-13 | 1999-11-02 | At&Tcorp | Circuit-switched switching system |
| US5953330A (en) * | 1997-03-24 | 1999-09-14 | Lucent Technologies Inc. | Communication switch |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269489A (ja) * | 1985-05-24 | 1986-11-28 | Kokusai Denshin Denwa Co Ltd <Kdd> | 時分割通話路スイッチ |
| JPH0454796A (ja) * | 1990-06-25 | 1992-02-21 | Hitachi Ltd | 時分割スイッチのフレーム位相制御方法およびフレーム位相可変時分割スイッチ |
| US5146455A (en) * | 1990-12-17 | 1992-09-08 | At&T Bell Laboratories | Wide range mixed rate TDM bus using a multiple of time slot interchange circuit switches |
| JP2999877B2 (ja) * | 1992-01-08 | 2000-01-17 | 株式会社日立製作所 | 時間スイッチへのアクセス方法、通話路メモリへの書込アクセス方法、通話路メモリへの読出アクセス方法、時間スイッチ、時間スイッチマトリックス、時分割通話路および時分割ディジタル電子交換機 |
-
1993
- 1993-10-01 JP JP05247110A patent/JP3080821B2/ja not_active Expired - Fee Related
-
1994
- 1994-09-30 US US08/315,484 patent/US5509005A/en not_active Expired - Lifetime
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