JPS5851363A - ダイレクト・メモリ・アクセス回路 - Google Patents
ダイレクト・メモリ・アクセス回路Info
- Publication number
- JPS5851363A JPS5851363A JP15040281A JP15040281A JPS5851363A JP S5851363 A JPS5851363 A JP S5851363A JP 15040281 A JP15040281 A JP 15040281A JP 15040281 A JP15040281 A JP 15040281A JP S5851363 A JPS5851363 A JP S5851363A
- Authority
- JP
- Japan
- Prior art keywords
- address
- dma
- channel
- multiplexer
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は既存のダイレクトメモリアクセス用ＬＢＩを使
用し、メモリーメモリ間Ｏダイレクトメモリアタセスを
可能にする回路に関する。既存のダイレクトメモリアク
セス（以下、ＤＭムと称する）用０ＬＳＩは周辺装置、
Ｉｌｏとメモすと０間をデータ転送させるのが主な目的
であり、メモリーメモリ間の転送を行なうには専用の制
御回路を作る必要があり個別の論理集積素子が多く必要
であった。本発明は、メモリーメモリ間のＤＭムを既存
ＯＤＭＡＬｓＩを用いゐ簡単な構成で実現で龜る様にし
たものである。複数個のＤＭＡチャネルを持つ既存のＤ
ＭＡ用ＬＳＩと一特記□憶用レジスタとから組み合わさ
れ、ＤＭＡ用ＬＳＩの１つのチャネルで転送メモリから
一時記憶用レジスタへのＤＭム転送を行ない、その動作
終了後今度は他のチャネルで一時記憶用レジスタから被
転送メモリへのＤＭム転送を行なうこの橡な一連の動作
を所定のデータ長だけ連続的に行なう。この様にしてメ
モリーメモリ間のＤＭム転送を可能にしたものである。
用し、メモリーメモリ間Ｏダイレクトメモリアタセスを
可能にする回路に関する。既存のダイレクトメモリアク
セス（以下、ＤＭムと称する）用０ＬＳＩは周辺装置、
Ｉｌｏとメモすと０間をデータ転送させるのが主な目的
であり、メモリーメモリ間の転送を行なうには専用の制
御回路を作る必要があり個別の論理集積素子が多く必要
であった。本発明は、メモリーメモリ間のＤＭムを既存
ＯＤＭＡＬｓＩを用いゐ簡単な構成で実現で龜る様にし
たものである。複数個のＤＭＡチャネルを持つ既存のＤ
ＭＡ用ＬＳＩと一特記□憶用レジスタとから組み合わさ
れ、ＤＭＡ用ＬＳＩの１つのチャネルで転送メモリから
一時記憶用レジスタへのＤＭム転送を行ない、その動作
終了後今度は他のチャネルで一時記憶用レジスタから被
転送メモリへのＤＭム転送を行なうこの橡な一連の動作
を所定のデータ長だけ連続的に行なう。この様にしてメ
モリーメモリ間のＤＭム転送を可能にしたものである。
本発明の実施例を示した図面を参照して本発明を説明す
るＤＭＡ用ＬＳＩ１は、複数個のＤＭＡチャネルを有し
ており、各チャネルからＯＤＭム要求償号を受付けると
ゾロセ、ｔに対してホールド要求を出力しホールドが受
付けられるとＤＭＡに謁するアドレス、及びメモリリー
ド／う（）、Ｉ１０リード／ライト、信号を出力する一
遍ＯＤＭム制御を行なう。
るＤＭＡ用ＬＳＩ１は、複数個のＤＭＡチャネルを有し
ており、各チャネルからＯＤＭム要求償号を受付けると
ゾロセ、ｔに対してホールド要求を出力しホールドが受
付けられるとＤＭＡに謁するアドレス、及びメモリリー
ド／う（）、Ｉ１０リード／ライト、信号を出力する一
遍ＯＤＭム制御を行なう。
意は一時記憶レジスタ、８はメインメモ９．４はａ−カ
ルメモリ、６はメインプロ七ツナ、６は一一カルプ四セ
ッナ、７はコント關−２−路である。
ルメモリ、６はメインプロ七ツナ、６は一一カルプ四セ
ッナ、７はコント關−２−路である。
ここで−例として、メインメモリｓ〇一部のデータを霞
−力ルメ４９４に転送する場合について説明する。ｔず
コン） Ｅｌ−１１からＬＳｌｌの一つＯチャネル（メ
イン１Ｅ１４ツサＫ１１１＊轟てられえチャネル）に対
してＤＭムリクエストが出力され、メインメモリ、する
にホールド要求が出力される。ＬＳｌｌからＤＭムアド
レスカ出力されアドレスマルチプレフナ８を通りメイン
アドレスバスＭ−五Ｂに出力される。
−力ルメ４９４に転送する場合について説明する。ｔず
コン） Ｅｌ−１１からＬＳｌｌの一つＯチャネル（メ
イン１Ｅ１４ツサＫ１１１＊轟てられえチャネル）に対
してＤＭムリクエストが出力され、メインメモリ、する
にホールド要求が出力される。ＬＳｌｌからＤＭムアド
レスカ出力されアドレスマルチプレフナ８を通りメイン
アドレスバスＭ−五Ｂに出力される。
アドレスマルチプレクｆ８はＬＳｌｌから出力されるチ
ャネル対応ＯＤＭＡアドレスをメインメモリ畠又はロー
カルメ毫り４に切替えるマルチプレフナであり、コント
ローラ７の制御によ如現在ＤＭム中のチャネルに対応づ
けされている。アドレスバスＭ−ムＢに出力され先アド
レスに従いメインメモリ８からデータを読み取りメイン
データバスＭ−ＤＢを通シデータマルチグレタナ９を過
少レジスタ２に記憶される。
ャネル対応ＯＤＭＡアドレスをメインメモリ畠又はロー
カルメ毫り４に切替えるマルチプレフナであり、コント
ローラ７の制御によ如現在ＤＭム中のチャネルに対応づ
けされている。アドレスバスＭ−ムＢに出力され先アド
レスに従いメインメモリ８からデータを読み取りメイン
データバスＭ−ＤＢを通シデータマルチグレタナ９を過
少レジスタ２に記憶される。
データマルチプレフナ９はデータに関するマルチプレタ
サでアドレスマルチプレタすａと同様に＠１ＥＤＭム中
のチャネルが選択されている。
サでアドレスマルチプレタすａと同様に＠１ＥＤＭム中
のチャネルが選択されている。
以上でメインメモリ８からレジスタ２への転送が完了し
一つのチャネルのＤＭＡは終了する。
一つのチャネルのＤＭＡは終了する。
次にコントローラ丁はＬＳｌｌからのＤＭム終了信号を
受けて他のチャネル（ローカルプロ竜、すに割シ当てら
れたチャネル）に対して１仏リタエストを出力する。こ
れによりローカル１Ｅｌ ＊ ｙす６にホールド要求が
出力され、ＬＳｌｌからＤＭＡアドレスが出力され、ア
ドレスマルチブレフサ８を通Ｊ）ｏ−カルアドレスバス
Ｌ−ムＢＫ出力される。ローカルアドレスバスＬ−ムＢ
Ｋ出力されたアドレスに従ってローカルメ毫り４にレジ
スタ２の内容をデータマルチプレフナ９を通して書き込
む。以上Ｏ動作を繰）返し連続的に所定のデータ長線シ
返すことにより、メインメ峰り畠からローカルメモリ４
へのＤＭム転送が完了する。
受けて他のチャネル（ローカルプロ竜、すに割シ当てら
れたチャネル）に対して１仏リタエストを出力する。こ
れによりローカル１Ｅｌ ＊ ｙす６にホールド要求が
出力され、ＬＳｌｌからＤＭＡアドレスが出力され、ア
ドレスマルチブレフサ８を通Ｊ）ｏ−カルアドレスバス
Ｌ−ムＢＫ出力される。ローカルアドレスバスＬ−ムＢ
Ｋ出力されたアドレスに従ってローカルメ毫り４にレジ
スタ２の内容をデータマルチプレフナ９を通して書き込
む。以上Ｏ動作を繰）返し連続的に所定のデータ長線シ
返すことにより、メインメ峰り畠からローカルメモリ４
へのＤＭム転送が完了する。
コントａ−２回路７としてはメインメモリ。
すｂ−レジスタ間ＯＤＭムチャネルコント一ル時のＤＭ
ムリクエスト信号発生と、ＤＭＡＬ８１１からの各種信
号をメインプロ七ツナ偶に切替を行なうのと、四−カル
プロセ、′ｔ６−レジスタ２間のＤＭムチャネルコント
ロールＩＩＯＤＭＡリクエスト信号発生と、ＤＭＡＬ８
Ｉ １からの各種信号をローカルブ四セ、す・偶に切替
を行なう制御とを行なわせるものである。
ムリクエスト信号発生と、ＤＭＡＬ８１１からの各種信
号をメインプロ七ツナ偶に切替を行なうのと、四−カル
プロセ、′ｔ６−レジスタ２間のＤＭムチャネルコント
ロールＩＩＯＤＭＡリクエスト信号発生と、ＤＭＡＬ８
Ｉ １からの各種信号をローカルブ四セ、す・偶に切替
を行なう制御とを行なわせるものである。
本発明は以上ｌ！明し九ように既存のＤＭＡＬＪＪＩを
用いてメモリーメモリ間のＤＭＡを簡単１に回路で実現
することができる。
用いてメモリーメモリ間のＤＭＡを簡単１に回路で実現
することができる。
図面は一夾施例を示すプロ、り図である。
ｌ・・・ＤＭＡ用ＬＳＩ ２・・・−特記憶用し
ジスＩ暑・・・メインメモリ ４・・・ｐ−カル
メモリ５・・・メインプａセ、サ ６・・・ローカル
プロ竜、す７・・・コントローラ ８・・・ア
ドレスマルチプレクナト・・データマルチプレタす
ジスＩ暑・・・メインメモリ ４・・・ｐ−カル
メモリ５・・・メインプａセ、サ ６・・・ローカル
プロ竜、す７・・・コントローラ ８・・・ア
ドレスマルチプレクナト・・データマルチプレタす
Claims (1)
- 複数個のダイレクトメモリアクセスチャネルを有するダ
イレクトメモリアクセス用ＬＳＩと一時記憶用レジスタ
とを備え、前記Ｌ８１０一つＯチャネルで転送メモνか
も一時記憶用レジスタへのダイレクトメモリアクセス転
送を行ない、そＯ動作終了後動のチャネルで一時記憶用
レジスタから被転送メモリへのダイレクトメモリアクセ
ス転送を行なうことによ）メモリーメモリ間のダイレク
トメモリアクセス転送を可能にするダイレタＦメ峰すア
タセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15040281A JPS5851363A (ja) | 1981-09-22 | 1981-09-22 | ダイレクト・メモリ・アクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15040281A JPS5851363A (ja) | 1981-09-22 | 1981-09-22 | ダイレクト・メモリ・アクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5851363A true JPS5851363A (ja) | 1983-03-26 |
Family
ID=15496183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15040281A Pending JPS5851363A (ja) | 1981-09-22 | 1981-09-22 | ダイレクト・メモリ・アクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851363A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136853A (ja) * | 1983-12-26 | 1985-07-20 | Fujitsu Ltd | デ−タ転送方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5180135A (ja) * | 1975-01-10 | 1976-07-13 | Tokyo Shibaura Electric Co | |
| JPS5759220A (en) * | 1980-09-26 | 1982-04-09 | Toshiba Corp | Data transfer system |
-
1981
- 1981-09-22 JP JP15040281A patent/JPS5851363A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5180135A (ja) * | 1975-01-10 | 1976-07-13 | Tokyo Shibaura Electric Co | |
| JPS5759220A (en) * | 1980-09-26 | 1982-04-09 | Toshiba Corp | Data transfer system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136853A (ja) * | 1983-12-26 | 1985-07-20 | Fujitsu Ltd | デ−タ転送方式 |
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