JPH055065B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理回路基板あるいはLSI等をテス
トするための回路試験装置において、ジヤンプ命
令を用いて多様なテストパターンを生成するとと
もに、高速にテストパターンを発生することので
きる高速パターン発生回路に関する。

〔従来の技術〕

従来のパターン発生回路には、ジヤンプ命令を
用いてパターン配列を変更可能にし多様なパター
ンを発生できるようにしたものと、複数のメモリ
にそれぞれ異なるテストパターン群をインタリー
ブ方式で格納しておき、出力時に各メモリから交
互に選択読み出しして高速にパターンを発生でき
るようにしたものとがある。しかし、一般に前者
は低速動作となり、後者は発生できるパターンが
固定されているのが普通である。次に、具体的よ
り詳しく説明する。

第２図は、ジヤンプ命令を用いる方式の従来の
パターン発生回路の一例である。図中、２１はプ
ログラムカウンタ、２２はパターン記憶部、２３
は制御回路、２４はバツフアである。パターン記
憶部２２の内部は、パターンデータ部２２ａと、
アドレスデータ部２２ｂおよびコマンド部２２ｃ
からなるコントロールデータ部に分かれている。

コントロールデータおよびパターンデータの一
例を第３図に示す。

プログラムカウンタ２１からアドレスが出力さ
れ、パターン記憶部２２がアクセスされる。パタ
ーン記憶部２２は、アドレスに従つてデータを出
力する。パターンデータ部２２ａの出力データ
は、図示されていないフオーマツタおよびコンパ
レータに供給するためのバツフア２４に入力され
る。また同時にコマンド部２２ｃの出力データす
なわちコマンドは、制御回路２３に送られる。

制御回路２３は、コマンド部２２ｃから送られ
たコマンドを解読し、それがジヤンプ命令であつ
たならば、アドレスデータ部２２ｂからプログラ
ムカウンタ２１に送られたアドレスデータを有効
とし、プログラムカウンタ２１の次の発生アドレ
スとすることによつてパターンの分岐を可能にす
る。

次に、第３図に示すデータを用いて動作例のシ
ーケンスを第４図に示す。プログラムカウンタ２
１がアドレス“０”を出力すると、パターン記憶
部２２からは、NOP（ノー・オペレーシヨン）命
令とパターンデータが出力される。制御回路２３
はNOP命令を受けとるが、ジヤンプ命令ではな
いためプログラムカウンタ２１に対しては何ら影
響を与えない。

従つて、プログラムカウンタ２１はインクリメ
ントしたアドレス“１”を出力する。アドレス
“１”の示すパターン記憶部２２の内容もNOP命
令であるため、同様の動作が行われる。

プログラムカウンタ２１がアドレス“２”を出
力した時、パターン記憶部２２からはJMP（ジヤ
ンプ）命令が出力される。この時、制御回路２３
は、ジヤンプ命令であることを認識し、アドレス
データ部２２ｂの出力データを有効とし、プログ
ラムカウンタ２１の次のアドレス出力とする。

従つて、プログラムカウンタ２１はアドレス
“２”の次にアドレス“９”を発生し、パターン
データの出力シーケンスを変化させる。

このパターン発生方法は、少ない記憶容量で多
様なパターン配列を生成することができる特長が
あるが、プログラムカウンタ２１からのアドレス
出力サイクルによつてパターン発生速度が限定さ
れるために、高速パターンデータを発生すること
ができない。

このような欠点に鑑みて、第５図に示すような
高速パターン発生回路が提供されている。

第５図において、５１はプログラムカウンタ、
５２および５３はパターン記憶部、５４および５
５はAND回路、５６はOR回路、５７はバツフ
ア、５８は遅延回路、５９はインバータ回路を示
す。

また第６図は、第５図の回路に適用されるパタ
ーンデータの一例であり、６１はフロツピイ等に
格納されている状態でのパターンデータ（０）、
(1)、(2)、……を示し、６２および６３はそれぞれ
パダーンデータ６１の配列を偶数アドレスと奇数
アドレスに交互に分配して作成されたパターンデ
ータを示す。

これらのパターンデータ６２，６３がそれぞれ
第５図のパターン記憶部５２，５３に格納され
る。プログラムガウンタ５１からは、パターン記
憶部５２，５３に同時並行して入力されるアドレ
スが発生される。パターン記憶部５２，５３の出
力を時分割的に選択するためにAND回路５４，
５５、OR回路５６、インバータ回路５９からな
るマルチプレクサ機構が使用される。すなわちプ
ログラムカウンタ５１からのアドレス出力の
LSB（最下位ビツト）がタイミングをとるための
遅延回路５８を通じて、AND回路５４とインバ
ータ回路５９に送られる。インバータ回路５９の
出力はAND回路５５に送られる。これにより、
AND回路５４および５５は、プログラムカウン
タ５１からアドレスが出力されるたびにタイミン
グをずらして順次ゲートオンとなり、パターン記
憶部５２，５３の出力を交互に選択する。

このパターン発生回路のシーケンスを第７図に
示す。プログラムカウンタ５１からのアドレス出
力のうちLSBは遅延回路５８の出力となり、
パターン記憶部５２，５３の出力データ、を
時分割に選択し、フオーマツタおよびコンパレー
タにパターンデータを供給するためのバツフア５
７への入力を発生する。このパターン発生回路
においては、に示すアドレスアクセスタイムの
２倍の速度でパターンを発生することができる。

しかし、パターンデータの連続的な発生しか行
えず、ジヤンプ命令を含む多様なパターンの発生
はできず柔軟性がない。例えば第７図において、
のパターンデータ（０）を読み出した後、アド
レス“６”のデータを次に発生しようとしても、
のデータ（０）の次のデータ(1)の位置でデータ
(6)を発生することはできない。

〔発明が解決しようとする問題点〕

従来のパターン発生回路は発生パターンの多様
性と高速性を併せもつことができなかつた。しか
し最近、論理回路基板あるいはLSIなどのテスト
対象は、大規模化、複雑化する一方であり、テス
トに長時間を要しているのが現状である。そのた
め、より多様なパターンを高速で発生することが
できるパターン発生回路の開発が急務となつてい
る。

〔問題点を解決するための手段〕

本発明は、上記問題点を解決するために、パタ
ーン記憶部をアクセスする際に、現在のアドレス
情報と次サイクルのアドレス情報を同時に発生す
ることが可能なアドレス記憶部を設けることによ
つて、ジヤンプ命令を含むパターン高速に発生す
ることを可能にするものである。整列されたパタ
ーン配列と、このパターン配列をアクセスする順
序が任意のアドレス配列の２段階メモリ構成と
し、アドレス配列にはジヤンプ命令を許容するこ
とにより任意に配列順序をとることを可能にする
とともに、アドレス配列を多重化して現アドレス
と複数の後続アドレスが同時に読み出されるよう
にするものである。これにより、パターン発生の
多重化と、プログラムカウンタの先回り制御が可
能になり、パターン発生の多様化と高速化とが実
現できる。

実施例 第１図に本発明の１実施例回路の構成を示す。

図においては、１はプログラムカウンタ、２は
アドレス記憶部、２ａは昇順のベースアドレス
部、２ｂはベースアドレスの次に実行される第２
アドレス部、２ｃはさらに次に実行される第３ア
ドレス部、３および４はパターン記憶部、５およ
び６はAND回路、７はインバータ回路、８はOR
回路、９はバツフア、１０は書込み制御部、１１
はパターンデータフアイルである。

また第８図は、第１図の実施例回路に使用され
る各種データ具体例を示したもので、８１はパタ
ーンデータフアイル１１内のパターンデータ、８
１ａはコントロールデータ部、８１ｂはパターン
データ部、８２はアドレス記憶部２内のアドレス
データ、８２ａはベースアドレス、８２ｂは第２
アドレス、８２ｃは第３アドレス、８３および８
４はそれぞれパターン記憶部３および４内のパタ
ーン配列である。書込み制御部１０がアドレス記
憶部２及びパターン記憶部３，４に対して、アド
レス情報およびパターンデータの書込みを行う。

書込み制御部１０は、内部のパターンデータフ
アイル１１に記憶しているパターンデータ８１の
コントロールデータ部８１ａに従つて、アドレス
記憶部２にアドレス情報を書込む。書込み制御部
１０は、アドレス“０”からパターンデータ８１
の深さ分のアドレスを発生する。

書込み制御部１０は、ベース・アドレス“０”
のとき、アドレス記憶部２のベースアドレス部２
ａに対してアドレスデータ“０”を書込む。同時
にパターンデータ８１のアドレス“０”から、コ
ントロールデータが出力され、コマンドNOPが
認識され、次に出力されるアドレスが“１”であ
ると判断する。従つて書込み制御部１０は、アド
レスデータ“１”をアドレス記憶部２の第２アド
レス部２ｂに書込むと同時に、パターンデータ８
１のアドレス“１”からコントロールデータを読
み出す。そしてそのコマンド部のNOP命令で、
次のアドレスが“２”であるものと認識する。

書込み制御部１０はアドレス記憶部２の第３ア
ドレス部２ｃにアドレスデータ“２”を書込む。
次に書込み制御部１０は、ベースアドレスをイン
クリメントし、アドレス“１”とし、前述した動
作を繰り返す。このようにして、アドレス記憶部
２には、アドレス情報が多重に書込まれる。さら
に書込み制御部１０は、ベースアドレスと同じア
ドレス情報をアドレス記憶部２のベースアドレス
部２ａに書込むと同時に、パターンデータフアイ
ル１１から読み出されたパターンデータをパター
ン記憶部３，４に書込む。その書込まれた状態が
第８図のパターン配列８３，８４に示されてい
る。

第８図において、パターン配列８３，８４の内
容は同じで、しかも、パターンデータ８１のパタ
ーンデータ部８１ｂの配列と同じである。他方、
アドレスデータ８２においては、ベースアドレス
部８２ａが、パターンデータ８１のコントロール
データ部８１ａの命令アドレスに対応し、第２ア
ドレス８２ｂおよび第３アドレス８２ｃが、それ
ぞれ８２ａのベースアドレスの命令に続いて実行
される命令とさらにその次の命令の各アドレスを
表している。

第３アドレス８２ｃは、プログラムカウンタ１
を更新する値として使用され、またアドレスデー
タ８２はプログラムカウンタ１の出力アドレスに
よつてアクセスされるから、アドレスデータ８２
のアクセス順序は、第３アドレス８２ｃによつて
決定されることになる。

もしもパターンデータ８１のコントロールデー
タ部８１ａにジヤンプ命令JMPが含まれていな
ければ、アドレスデータ８２のアクセス出力は、
（012）、（234）、（456）、……となる。しかし、ジ
ヤンプ命令JMPを含む図示の例では、（012）、
（283）、（345）、……となる。

ここで、読み出されたベースアドレス８２ａは
パターン配列８３をアクセスするアドレスとな
り、同様に第２アドレス８２ｂはパターン配列８
４をアクセスするアドレスとなるから、パターン
配列８３，８４から並行して読み出されるパター
ンは、図示の例では、 （０）、(1) (2) 、(8) (3) 、(4) … … となる。これをAND回路５，６、インバータ回
路７、OR回路８、からなるマルチプレクサ機構
を通すことにより、交互に選択して一本化し、 （０）、(1)、(2)、(8)、(3)、(4)、…のパターンデ
ータ出力を得ることができる。

以上のように、アドレス記憶部２及びパターン
記憶部３，４に書込みを行うことによつて、高速
にしかも、ジヤンプ命令を含むテストパターンを
発生することが可能である。

次に第９図に従つて、本実施例のパターン発生
動作シーケンスを説明する。プログラムカウンタ
１からアドレスが出力される。アドレスはア
ドレス記憶部２に入力され、アドレス出力、
、を得る。アドレスはパターン記憶部３
に、アドレスはパターン記憶部４に入力され、
それぞれパターンデータが出力される。アドレス
はプログラムカウンタ１に入力され、次のアド
レスとなる。パターン記憶部３，４からの出力
、は、時分割信号によつて選択され、パタ
ーンデータが得られる。

従つてパターンデータの発生サイクルはパター
ンデータアクセスサイクルの２倍の速度で、しか
もジヤンプ命令を含むことが可能となり、パター
ン作成に大きな自由度を与えるものである。

なお、アドレス記憶部２およびパターン記憶部
３，４をさらに多重化すれば、一層高速化が可能
である。

〔発明の効果〕

以上のように、本発明によればジヤンプ命令を
利用してパターン配列を多様化する機能をそなえ
ながら同時にパターン記憶部を多重化してパター
ン発生周期を短縮させたことにより、高速に大量
のパターンを連続発生させることが可能となり、
大規模論理回路、LSI等の試験の能率を著しく改
善することができる。

【図面の簡単な説明】

第１図は本発明の１実施例の回路図、第２図は
従来例の回路図、第３図は第２図の従来例回路の
データの１例を示す説明図、第４図はその動作シ
ーケンス図、第５図は他の従来例の回路図、第６
図はそのデータの１例を示す説明図、第７図はそ
の動作シーケンス図、第８図は第１図に示した実
施例回路に使用されるデータの１例を示す説明
図、第９図は本実施例回路の動作シーケンス図で
ある。 図中、１はプログラムカウンタ、２はアドレス
記憶部、３および４はパターン記憶部、５および
６はAND回路、７はインバータ回路、８はOR回
路、９はバツフア、１０は書込み制御部、１１は
パターンデータフアイルを示す。

Claims (1)

【特許請求の範囲】
1. １ 同一のパターンデータを格納した複数のパタ
   ーン記憶部と、該複数のパターン記憶部を順次ア
   クセスするためのアドレスと自アドレス記憶部の
   次のアクセス位置を指定するアドレスの配列を格
   納したアドレス記憶部と、該アドレス記憶部をア
   クセスするためのアドレスを発生するプログラム
   カウンタと、上記複数のパターン記憶部から出力
   されたパターンデータを時分割的に多重化するス
   イツチ回路とをそなえ、上記アドレス記憶部は、
   プログラムカウンタから出力されたアドレスによ
   りアクセスされたとき、上記複数のパターン記憶
   部をそれぞれアクセスするための複数のアドレス
   と自アドレス記憶部の次のアクセス位置を指定す
   るアドレスとを同時に出力し、該出力された自ア
   ドレス記憶部の次のアクセス位置を指定するアド
   レスを上記プログラムカウンタに設定することに
   より、該アドレス記憶部より複数のパターン記憶
   部をアクセスするためのアドレスを連続的に発生
   させ、該複数のパターン記憶部をアクセスして一
   連のパターンデータを上記スイツチ回路より発生
   させることを特徴とする高速パターン発生回路。