JPS6156984A - 高速パタ−ン発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕□゛ 本発明は、論理回路基板あるいはＬＳＩ等をテストする
ための回路試験装置において、ジャンプ命令を用いて多
様なテストパターンを生成すると□ともに、高速にテス
トパターンを発生することのできる高速パターン発生回
路に関する。

〔従来の技術〕

従来のパターン発生回路には、ジャンプ命令を用いてパ
ターン配列を変更可能にし多様なパターンを発生できる
ようにしたものと、複数のメモリにそれぞれ異なるテス
トパターン群をインクリーブ方式で格納しておき、出力
時に各メモリから交互に選択読み出しして高速にパター
ンを発生できるようにしたものとがある。しかし、−ｒ
に前者は低速動作となり、後者は発生できるパターンが
固定されているのが９通である。次に、具体的により詳
しく説明する。

第２図は、ジャンプ命令を用いる方式の従来のパターン
発生回路の一例である。図中、２１はプログラムカウン
タ、２２はパターン記憶部、２３は制御回路、２４はバ
ッファである。パターン記憶部２２の内部は、パターン
データ部２２ａと、アドレスデータ部２２ｔ＋およびコ
マンド部２２ｃからなるコントロールデータ部に分かれ
ている。

コントロールデータおよびパターンデータの一例を第３
図に示す。

プログラムカウンタ２１からアドレスが出力され、パタ
ーン記憶部２２がアクセスされる。パターン記憶部２２
は、アドレスに従ってデータを出、）　　　　　　　力
す机′ｉ　ｌ　−７デ一タ部２２°０出力データは・図
示されていないフォーマツタおよびコンパレータに供給
するためバッファ２４に入力される。また同時にコマン
ド部２２ｃの出力データすなわちコマンドは、制御回路
２３に送られる。

制御回路２３は、コマンド部２２　Ｃ，から送られたコ
マンドを解読し、それがジャンプ命令であったならば、
アドレスデータ部２２ｂからプログラムカウンタ２１に
送られたアドレスデータを有効とし、プログラムカウン
タ２１の次の発生アドレスとすることによってパターン
の分岐を可能にする。

次に、第３図に示すデータを用いて動作例のシーケンス
を第４図に示す。プログラムカウンタ２１がアドレス“
０”を出力すると、パターン記憶部２２からは、ＮＯＰ
　（ノー・オペレーション）命令とパターンデータが出
力される。制御回路２３はＮＯＰ命令を受けとるが、ジ
ャンプ命令ではないためプログラムカウンタ２１に対し
ては何ら影響を与えない。

従って、プログラムカウンタ２１はインクリメントした
アドレス“′１″を出力する。アドレス゛１”の示すパ
ターン記憶部２２の内容もＮＯＰ命令であるため、同様
の動作が行われる。

プログラムカウンタ２１がアドレス０２”を出力した時
、パターン記憶部２２からはＪＭＰ　（ジャンプ）命令
が出力される。この時、制御回路２３は、ジャンプ命令
であることを認識し、アドレスデータ部２２ｂの出力デ
ータを有効とし、プログラムカウンタ２１の次のアドレ
ス出力とする。

従って、プログラムカウンタ２１はアドレス“２”の次
に７ドレス”　９　”を発生し、パターンデータの出力
シーケンスを変化させる。

このパターン発生方法は、少ない記憶容量で多様なパタ
ーン配列を生成することができる特長があるが、プログ
ラムカウンタ２１からのアドレス出力サイクルによって
パターン発生速度が限定されるために、高速にパターン
データを発生することができない。

このような欠点に鑑みて、第５図に示すような高速パタ
ーン発生回路が提供されている。

第５図において、５１はプログラムカウンタ、５２およ
び５３はパターン記憶部、５４および５５はＡＮＤ回路
、５６はＯＲ回路、５７はバッファ、５８は遅延回路、
５９はインバータ回路を示す。

また第６図は、第５図の回路に適用されるパターンデー
タの一例であり、６１ばフロッピィ等に格納されている
状態でのパターンデータ（０）、（１）、（２）、・・
−−ｍ−−を示し、６２および６３はそれぞれパターン
データ６１の配列を偶数アドレスと奇数アドレスに交互
に分配して作成されたパターンデータを示す。

これらのパターンデータ６２．６３がそれぞれ第５図の
パターン記憶部５２．５３に格納される。

プログラムカウンタ５１からは、パターン記憶部５２．
５３に同時並行して人力されるアドレスが発生される。

パターン記憶部５２．５３の出力を時分割的に選択する
ためにＡＮＤ回路５４．５５、ＯＲ回路５６、インバー
タ回路５９からなるマルチプレクサ機構が使用される。

すなわちプログラムカウンタ５１からのアドレス出力の
ＬＳＢ（ｉ下位ビット）がタイミングをとるための遅延
回路５８を通じて、ＡＮＤ回路５４とインバータ回路５
９に送られる。インバータ回路５９の出力はＡＮＤ回路
５５に送られる。これにより、ＡＮＤ回路５４および５
５は、プログラムカウンタ５１からアドレスが出力され
るたびにタイミングをずらして順次ゲートオンとなり、
パターン記４．＃部５２．５３の出力を交互に選択する
。

このパターン発生回路のシーケンスを第７図に示す。プ
ログラムカウンタ５１からのアドレス出力■のうちＬＳ
Ｂは遅延回路５８の出力■となり、パターン記１．ａ部
５２．５３の出力データ■、■を時分割に選択し、フォ
ーマツタおよびコンパレータにパターンデータを供給す
るためのハ、２ファ５７への入力のを発生ずる。このパ
ターン発生回路においては、■に示すアドレスアクセス
タイムの２倍の速度でパターンを発生することができる
。

しかし、パターンデータの連続的な発生しか行ｂ；　　
　　　　　えず、ジャンプ命令を含む多様なパターンの
発生はできず柔軟性がない。例えば第７図において、■
のパターンデータ（０）を読め出した後、アドレス“６
”のデータを次に発生しようとしても、■のデータ（０
）の次のデータ（１）の位置でデータ（６）を発生する
ことはてきない。

〔発明が解決しようとする問題点〕

従来のパターン発生回路は発生パターンの多様性と高速
性を併せもつことができなかった。しかし最近、論理回
路基板あるいはＬＳＩなどのテスト対象Ｇ才、大規模化
、複雑化する一方であり、テストに長時間を要している
のが現状である。そのため、より多様なパターンを高速
で発生することができるパターン発生回路の開発が急務
となっている。

〔問題点を解決するための手段〕

本発明は、上記問題点を解決するために、パターン記憶
部をアクセスする際に、現在のアドレス情報と次サイク
ルのアドレス出力を同時に発生ずることが可能なアドレ
ス記憶部を設けることによって、ジャンプ命令を含むパ
ターンを高速に発生ずることを可能にするものである。

整列されたパターン配列と、このパターン配列をアクセ
スする順序が任意のアドレス配列の２段階メモリ構成と
し、アドレス配列にはジャンプ命令を許容することによ
り任意に配列順序をとることを可能にするとともに、ア
ドレス配列を多重化して現アドレスと複数の後続アドレ
スが同時に読み出されるようにするものである。これに
より、パターン発生の多重化と、プログラムカウンタの
先回り制御が可能になり、パターン発生の多様化と高速
化とが実現できる。

〔実施例〕　　　。

第１図に本発明の１実施例回路の構成を示す。

図において、１はプログラムカウンタ、２はアドレス記
憶部、２ａは昇順のベースアドレス部、２ｂはベースア
ドレスの次に実行される第２アドレス部、２Ｃはさらに
次に実行される第３７ドレス部、３および４はパターン
記憶部、５および６はＡＮＤ回路、７はインバータ回路
、８はＯＲ回路、９はバッファ、１０は書込み制御部、
１１はパターンデータファイルである。

また第８図は、第１図の実施例回路に使用される各種デ
ータ具体例を示したもので、８１はパターンデータファ
イル１１内のパターンデータ、８１ａはコントロールデ
ータ部、８１ｂはパターンデータ部、８２はアドレス記
憶部２内のアドレスデータ、８２ａはベースアドレス、
８２ｂは第２アドレス、８２ｃは第３アドレス、８３お
よび８４はそれぞれパターン記憶部３および４内のパタ
ーン配列である。書込み制御部１０がアドレス記憶部２
及びパターン記憶部３．４に対して、アドレス情報およ
びパターンデータの書込みを行う。

書込み制御部１０は、内部のパターンデータファイル１
１に記憶しているパターンデータ８１のコントロールデ
ータ部８１ａに従って、アドレス記憶部２にアドレス情
報を書込む。書込み制御部１０ば、アドレス“０″から
パターンデータ８１の深さ分のアドレスを発生する。

書込み制御部１０は、ベース・アドレス″０″のとき、
アドレス記憶部２のベースアドレス部２ａに対してアド
レスデータ“０゛を書込む。同時にパターンデータ８１
のアドレス“０゛から、コントロールデータが出力され
、コマンドＮＯＰが認識され、次に出力されるアドレス
が“１“であると判断する。従って書込み制御部１０は
、アドレスデータ“１”をアドレス記憶部２の第２アド
レス部２ｂに書込むと同時に、パターンデータ８１のア
ドレス″１”からコントロールデータを読み出す。そし
てそのコマンド部のＮＯＰ命令で、次のアドレスが“２
”であるものと認識する。

書込み制御部１０はアドレス記憶部２の第３アドレス部
２Ｃにアドレスデータ゛２”を書込む。

次に書込み制御部１０は、ベースアドレスをインクリメ
ン１−シ、アドレス″１”とし、前述した動作を繰り返
す。　このようにして、アドレス記憶部２には、アドレ
ス情報が多重に書込まれる。さらに書込み制御部１０は
、ベースアドレスと同じアドレス情報をアドレス記憶部
２のベースアドレス部２ａに書込むと同時に、パター７
データフアｔｉ　　　　　　　　　＜′ｂＬ１から読み
出されたパター７データをパターン記憶部３．４に書込
む。その書込まれた状態が第８図のパターン配列８３．
８４に示されている。

第８図において、パターン配列８３．８４の内容は同し
で、しかも、パターンデータ８１のパターンデータ部８
１ｂの配列と同じである。他方、アドレスデータ８２に
おいては、ベースアドレスｅＢ８２ａが、パターンデー
タ８１のコントロールデータ部８１．２の命令アドレス
に対応し、第２アドレス８２ｂおよび第３アドレス８２
ｃが、それぞれ８２ａのベースアドレスの命令に続いて
実行される命令とさらにその次の命令の各アドレスを表
している。

第３アドレス８２ｃば、プログラムカウンタ１を更新す
る値として使用され、またアドレスデータ８２はプログ
ラムカウンタ１の出力アドレスによってアクセスされる
から、アドレスデータ８２のアクセス順序は、第３アド
レス８２Ｃによって決定されることになる。

もしもパターンデータ８１のコントロールデータ部８　
］、　ａにジャンプ命令ＪＭＰが含まれていなければ、
アドレスデータ８２のアクセス出力は、（０１２）、（
２３４＞、（４５６）　、−−−−−−となる。しかし
、ジャンプ命令ＪＭＰを含む図示の例では、（Ｏｊ２）
、（２８３）、（３４５）　１．−−＝−となる。

ここで、読み出されたベースアドレス８２ａはパターン
配列８３をアクセスするアドレスとなり、同様に第２ア
ドレス８２ｂはパターン配列８４をアクセスするアドレ
スとなるから、パターン配列８３．８４から並行して読
み出されるパターンは、図示の例では、 （０）、（１） （２）、（８） （３）、（４） となる。これをＡＮＤ回路５．６、インバータ回路７、
ＯＲ回路８、からなるマルチプレクサ機構を通すことに
より、交互に選択して一本化し、（０）、（１）、（２
）、（８）、（３）、（４”）　、−−−−−−− のパターンデータ出力を得ることができる。

以上のように、アドレス記憶部２及びパターン記憶部３
．４に書込みを行うことによって、高速にしかも、ジャ
ンプ命令を含むテストパターンを発生することが可能で
ある。

次に第９図に従って、本実施例のパターン発生動作シー
ケンスを説明する。プログラムカウンタ１からアドレス
■が出力される。アドレス■はアドレス記憶部２に入力
され、アドレス出力■、■、■を得る。アドレス■はパ
ターン記憶部３に、アドレス■はパターン記憶部４に入
力され、それぞれパターンデータが・出力される。アド
レス■はプログラムカウンタ１に入力され、次のアドレ
スとなる。パターン記憶部３．４からの出力■、■は、
時分割信号０によって選択され、パターンデータ■が得
られる。

従ってパターンデータの発生サイクルはパターンデータ
アクセスサイクルの２倍の速度で、しかもジャンプ命令
を含むことが可能となり、パターン作成に大きな自由度
を与えるものである。

なお、アドレス記憶部２およびパターン記憶部３．４を
さらに多重化すれば、一層高連化が可能である。

〔発明の効果〕

以上のように、本発明によればジャンプ命令を利用して
パターン配列を多様化する機能をそなえながら同時にパ
ターン記憶部を多重化してパターン発生周期を短縮させ
たことにより、高速に大量のパターンを連続発生させる
ことが可能となり、大規模論理回路、ＬＳＩ等の試験の
能率を著しく改善することができる。

【図面の簡単な説明】

第１図は本発明の１実施例の回路図、第２図は従来例の
回路図、第３図は第２図の従来例回路のデータの１例を
示す説明図、第４図はその動作シーケンス図、第５図は
他の従来例の回路図、第６図はそのデータの１例を示す
説明図、第７図はそへ；　　　　　　の動作シーケンス
図、第８図は第１図に示した実施例回路に使用されるデ
ータの１例を示す説明図、第９図は本実施例回路の動作
シーケンス図である。 図中、１はプログラムカウンタ、２はアドレス記憶部、
３および４はパターン記１．ａ部、５および６はＡＮＤ
回路、７はインバータ回路、８はＯＲ回路、９はバッフ
ァ、１０は書込み制御部、１１はパターンデータファイ
ルを示す。 特許出願人　　ユーザツク電子工業株式会社代理人弁理
士　長谷用　文廣（外２名）Ｏｒ（’Ｊの寸り■ト■■
−一一 〇、囚の寸り■トω■−−− ３０「υの寸咀■トの■−−− ト ○ ０、への寸Ｌｌ”）　（Ｏト・・ ■　　Ｏ■　　■　　ｅ

Claims (1)

【特許請求の範囲】
1. 同一のパターンデータを格納した複数のパターン記憶部
   と、該複数のパターン記憶部を順次アクセスするための
   アドレスと自アドレス記憶部の次のアクセス位置を指定
   するアドレスの配列を格納したアドレス記憶部と、該ア
   ドレス記憶部をアクセスするためのアドレスを発生する
   プログラムカウンタと、上記複数のパターン記憶部から
   出力されたパターンデータを時分割的に多重化するスイ
   ッチ回路とをそなえ、上記アドレス記憶部は、プログラ
   ムカウンタから出力されたアドレスによりアクセスされ
   たとき、上記複数のパターン記憶部をそれぞれアクセス
   するための複数のアドレスと自アドレス記憶部の次のア
   クセス位置を指定するアドレスとを同時に出力し、該出
   力された自アドレス記憶部の次のアクセス位置を指定す
   るアドレスを上記プログラムカウンタに設定することに
   より、該アドレス記憶部より複数のパターン記憶部をア
   クセスするためのアドレスを連続的に発生させ、該複数
   のパターン記憶部をアクセスして一連のパターンデータ
   を上記スイッチ回路より発生させることを特徴とする高
   速パターン発生回路。